最新数字钟实验报告.docxVIP

kkkk kkkk kkkk kkkk EDA数字钟设计 项目名称： 适用年级： 所属课程： 姓名 ： 学号 ： 班级 ： 指导老师:VHDL 项目名称： 适用年级： 所属课程： 姓名 ： 学号 ： 班级 ： 指导老师: 2 《可编程数字系统》 *********** *********** *** 《可编程数字系统》课程设计题目 、课程设计目的：熟悉EDA工具；掌握用 VHDL语言进行数字系统设计的基本方 法和流程。 、设计任务：任选以下两道题目中的一道，用 VHDL语言描述，用 Quartusll工具编 译和综合，仿真，并在实验板上实现，同时提交实验报告。 设计一数字钟，用数码管显示 基本功能要求： （1） 可以分屏显示时、分、秒，可用数码管的小数点“ ?”代替时、分、秒的 分隔符“：”，分屏显示是指由于数码管只有 4个，不能同时显示时、分、 秒，但可以只显示时、分，或只显示分、秒，通过按键来切换这两种显示 方式。 （2） 可设置时钟的开始时间。设置时，相应的数码管要闪烁，指示当前设置的 位置（内容）。 （3） 具有闹铃功能，可以设定闹铃时间。闹铃时间到， LED闪烁进行指示 三、设计与实验报告要求 1、 项目必须在一周内独立完成，发现抄袭者，一律不及格； 2、 以上题目的要求为必须完成的基本功能，在此基本功能的基础上，鼓励学生 增加更多功能（可加分）； 3、 提交的实验报告必须包含但不限于以下基本内容：设计原理、系统分析、程 序设计、仿真结果、实验结果（可附上实验板运行时的照片）、结论或分析 4、 验收方式：实物验收，需演示，并答辩。 5、 评分标准：以完成上述的基本功能为基准， 第一道题目的基准分为 75,第二 道题目的基准分为85分，根据完成设计的具体情况以及设计报告的质量， 综合得分上下浮动。 6、 实验套件要妥善使用和保管，如有损坏或丢失，按情节轻重处理。 一、 设计原理 EP2C5T144C有50MHZ勺时钟频率输出，通过分频计数器，接入数字钟。数 字钟由计数器、译码器、显示器等部分构成，数字钟的时、分、秒实际上就是由 一个24进制计数器（00-23），两个60进制计数器（00-59 ）级联构成。显示模 块用200HZ的频率，显示效果很好。利用 Quartus II 9.0 软件编写VHDL语言, 编写六十进制、二十四进制；译码、显示部分用一个四进制，二 -四译码器，数 据选择器及七段译码器构成。最后生成相对应的模块连接成数字钟电路图。 数字钟的功能实际上是对秒信号计数。 EDA-V硬件开发系统可提供不同的时钟信号，分频 后可产生秒时钟。数字钟在结构上可分为两个部分： 计数器和显示器。计数器又可分为秒计 数器、分计数器和小时计数器；秒计数器和分计数器由两个六十进制构成， 小时计数器由二 十四进制计数器实现。 动态显示电路可用三态门构成的四选一数据选择器， 和一个四进制加一个二四译码器， 还有 一个七段译码器 7448组成。三态门在选择了一个数码管的同时，打开一个三态门，其他的 关闭。进而实现数据选择。如图 1所示的用三态门实现动态显示的框图。 标准参考时钟 4进制 一24译 ? 计数器i * 码器 在Quartusll软件中实现四个数码管的动态显示原理 二、程序设计 计数部分 VHDL语言设计的秒和分，带整点报时和分的设置 --Second1(秒计数6进制和10进制) Library ieee; Use ieee.std_logic_1164.all; Use ieee.std_logic_ un sig ned.all; En tity sec ond1 is Port( clks,clr:in std_logic; Secs,Secg: out std_logic_vector(3 dow nto 0); cout1:out std_logic); End sec on d1; Architecture a of sec ond1 is Begin Process(clks,clr) variable ss,sg: std_logic_vector(3 dow nto 0); variable co: std_logic; Begin If clr=0 then ss:=0000; sg:=0000; Elsif clkseve nt and clks=1 the n if ss=0101 and sg=1001 then ss:=0000; sg:=0000;co:=1; elsif sg1001 then sg:=sg+1;co:=0; elsif sg=1001 then sg:=0000;ss:=ss+1;co:=0; end if; end if; cout1=co; Secs=ss; Se