FPGA串口通信例程.docxVIP

FPGA FPGA串口通信例程 timescale Ins / Ips ///〃/////////////////////////////////〃//////////〃///////////〃/////////〃//// // Company: // Engineer: // // Create Date: // Design Name: // Module Name: my_uart_top // Project Name: // Target Device: // Tool versions: // Description: // // Dependencies: // // Revision: // Revision 0.01 - File Created // Additional Comments: // /////////////////////////〃///////////〃//////////〃///////////〃/////////////// module my_uart_top( clk』st_n， rs232_rx,rs232_tx input elk; // 25MHz 主时钟 input rst_n; 〃低电平复位信号 in put rs232_rx; output rs232_tx;// RS232接收数拯信号 in put rs232_rx; output rs232_tx; // RS232发送数据信号 wire bps_startlzbps_start2; 〃接收到数据后，波特率时钟启动信号It位 wire clk_bps：l,clk_bps2; // clk_bps_r髙电平为接收数据位的中间采样点，同时也作为发送 数据的竅据改变点 wire[7:0] rx_data; 〃接收数据寄存器，保存直至下一个数据来到 wire rxjnt; 〃接收数据中断信号，接收到数据期间始终为高电平 // 〃下而的四个模块中，speed_rx和speed_tx是两个完全独立的硬件模块，可称之为逻辑复制 〃(不是资源共享，和软件卡的同一个子程序调用不能混为一谈) //////////////////////////////////////////// speed_select speed_rx( .clk(clk), 〃波特率选择模块 rst_ n(rst_n), b p s_sta rt( b ps_sta rt 1), ?clk_bps(clk_bpsl) ); my_uart_rx my_uart_rx( ?clk(clk), 〃接收数据模块 rst_ n(rst_n), ?rs232_rx(rs232_rx), rx_data(rx_data)， ?rx」ntfrxjnt), ?dk_bps(dk_bpsl)， bps_start(bps_startl) )； speed_select speed_tx( ?clk(clk), 〃波特率选择模块 ?rst_n(rst_n), ? bps_sta rt( b ps_sta rt2), ?clk_bps(clk_bps2) ); my_uart_tx my_uart_tx( .clk(clk), 〃发送数据模块 ?rst_n (rst_n), rx_data(rx_data), ?rx」n t(rxjnt), rs232_tx(rs232_tx), ?clk_bps(clk_bps2), bps_sta rt( b ps_sta rt2) En dmodule timescale Ins / Ips llllllllllllllllllllllllllllllllllllllllllllllllllllllllllllllllllllllllllllllll // Company: // Engineer: // // Create Date: 17:11:32 O238 // Design Name: // Module Name: // Project Name: // Target Device: my_uart_rx // Tool versions: // Description: // // Dependencies: // // Revision: // Revision 0.01 - File Created //Additional Comments: // //〃〃///////////////////〃〃/////////〃//////////〃〃/////////〃/////////〃//// module my_uart_rx( clkjst_ n, rs232_rx, rxd ata, r x_i nt, clk_bp