实验二十可控定时器实验.docVIP

数字逻辑电路 PAGE 101 - 实验二十 可控定时器实验 一、实验目的 1． 掌握常用信号的产生原理。 2． 了解可控定时器电路的基本原理。 3． 掌握集成同步十进制加减计数器的基本原理。 二、实验原理 本实验要实现的功能是： eq \o\ac(○,1) 具有显示二位十进制数的功能； eq \o\ac(○,2) 设置外部操作开关，控制定时器的直接清零、启动和暂停/连续功能； eq \o\ac(○,3) 计时器为0~99内任意值递增，递减，其计时间隔为1秒； eq \o\ac(○,4) 计时器递减到零时或递增到最大值时数码显示不能灭灯，同时发出报警信号。 可控定时器电路的总体框图为： 图20-1 可控定时器电路的总体框图 由上图可以看出，定时电路一般由秒脉冲发生器、计数器、译码显示电路、辅助时序控制电路（简称控制电路）和报警电路等5个部分组成。其中，计数器和控制电路是系统的主要部分。计数器完成计时功能，而控制电路完成计数器的直接清零、启动计数、暂停/连续计数、译码显示电路的显示与灭灯、定时时间到报警等功能。秒脉冲发生器产生的信号是电路的时钟脉冲和定时标准，在本实验中，对此没有很高的要求，秒脉冲产生电路可以由555集成电路或多谐振荡器来产生。还可以使用实验箱中信号源部分的1HZ秒脉冲信号。译码显示电路用74LS248和共阴的七段数码管组成。报警电路采用单稳态触发器74121加外围电路组成。 1． 十进制同步加/减计数器74LS192 图20-2 74LS192管脚分布图。 图中：为置数端，为加计数端，为减计数端，为非同步进位输出端， 为非同步借位输出端，P0、P1、P2、P3为计数器输入端，为清除端，Q0、Q1、Q2、Q3为数据输出端。 其功能表如下： 输入 输出 MR P3 P2 P1 P0 Q3 Q2 Q1 Q0 1 × × × × × × × 0 0 0 0 0 0 × × d c b a d c b a 0 1 1 × × × × 加计数 0 1 1 × × × × 减计数 表20—1 74LS192功能表 当加计数到最大计数值时，发出一个低电平信号（平时为高电平），当减计数到零时，输出一个低电平信号（平时为高电平），和的负脉冲宽度等于时钟脉冲低电平宽度。当清除端MR为高电平时，计数器直接清零；当MR为低电平，置数端也为低电平时，数据直接从置数端P0、P1、P2、P3置入计数器，当MR为低电平，置数端为高电平时，执行计数功能。执行加计数，减计数端接高电平，计数脉冲由输入，在计数脉冲上升沿进行8421码十进制加法计数。执行减计数时，加计数端接高电平，计数脉冲由减计数端输入。 2． 二位十进制加法/减法计数器 图26-3 20进制递减计数器原理图 它是由两片8421BCD码递减计数器74LS192组成的，如上图所示。24进制递减计数器的预置数为（0010|0100）8421BCD=（2|4）D。它的计数原理是：只有当低位的端发出借位脉冲时，高位计数器才作减计数。当高、低位计数器处于全零，且为零时，置数端=0，计数器完成并行置数，在端的输入时钟脉冲的作用下，计数器再次进入下一循环减计数。 实际上我们可以实现二位十进制数的任意加减计数，具体的接线方法为：在二个74LS192的低位（即实验箱中标识为CPD1，CPU1，/TCD1，/TCU1的74LS192）输入时钟，如果是加计数则从CPU1输入，减计数输入端CPD1接高电平，相反减计数则CPU1接高电平，时钟从CPD1输入。加计数时将低位的进位输出端与高位的加计数端相连，高位的减计数端接高电平；减计数时则将低位的借位端接高位的减计数端，高位的加计数端接高电平。由于实验电路将设计的自主性交给了学生，所以在设计具体的电路时可以参考有关资料或者实验十五中的相关内容。 3． 控制电路 = 1 \* GB3 ① 置数控制电路 将置数控制端接拨动开关，当开关拨上时，=0，74LS192进行置数；当开关拨下时，=1，74LS192处于计数器工作状态，从而实现了闭合“启动”开关计数器置数和断开“启动”开关计数器开始加减计数的功能。 图20-4 时钟信号控制电路 = 2 \* GB3 ② 时钟信号控制电路 电路图26-4所示，它控制1Hz信号的放行与通过。当定时时间未到时，74LS192（2）的借位输出信号=1，则1Hz信号受“暂停/连续”开关S2的控制，当开关S2处于“暂停”状态时，G