杭电计组实验3_多功能alu设计实验.docxVIP

电子科技大学计算机学院 实验报告 实验项目： 课程名称：计算机组成原理与系统结构课程设计 : 学号： 同组： 学号: 实验位置（机号）： 实验日期： 指导教师: 实验 容 （算 法、 程 序、 步骤 和方 法） 一、 实验目的 （1） 学习多功能 ALU的工作原理，掌握运算器的设计方法。 （2） 掌握运用 Verilog HDL 进行数据流描述与建模的技巧和方法，掌握运算器的设计方 法。 二、 实验仪器 ISE工具软件 三、 步骤、方法 （1） 启动Xilinx ISE软件，选择File-New Project,输入工程名shiyan2，默认选择后， 点击Next按钮，确认工程信息后点击 Finish按钮，创建一个完整的工程。 （2） 在工程管理区的任意位置右击，选择 New Source命令。弹出 New Source Wizard 对 话框，选择Verilog Module,并输入Verilog 文件名shiyan3，点击Next按钮进入下一步， 点击Finish完成创建。 （3） 编辑程序源代码，然后编译，综合；选择 Synthesize--XST 项中的Check Syntax右 击选择Run命令，并查看RTL视图；如果编译出错，则需要修改程序代码，直至正确。 （4） 在工程管理区将 View类型设置成 Simulation ，在任意位置右击，选择 New Source 命令，选择Verilog Test Fixture 选项，输入实验名shiyan3_test 。点击Next，点击Finish ， 完成。编写激励代码，观察仿真波形，如果验证逻辑有误，则修改代码，重新编译，仿真， 直至正确。 （5） 由于实验三并未实验板，所以后面的实验板的步骤此处没有。 操作 过程 及结 果 一，操作过程 实验过程和描述： module shiya n3(ALU_OP,AB_SW,OF,ZF,F); reg [31:0]A,B; in put [2:0]ALU_OP; in put [2:0]AB_SW; wire OF; reg ZF; reg [31:0]F; output OF; output ZF; output F; reg C32; always(*) begin case(AB SW)  3b000: begi n A=32h0000_0000; B=32h0000_0000; end 3b001: begi n A=32h0000_0003; B=32h0000_0607; end 3b010: begi n A=32h8000_0000; B=32h8000_0000; end 3b011: begi n A=32h7FFF_FFFF; B=32h7FFF_FFFF; end 3b100: begi n A=32hFFFF_FFFF; B=32hFFFF_FFFF; end 3b101: begi n A=32h8000_0000; B=32hFFFF_FFFF; end 3b110: begi n A=32hFFFF_FFFF; B=32h8000_0000; end 3b111: begi n A=32h1234_5678; B=32h3333_2222; end default: begi n A=32h9ABC_DEF0; B=32h1111_2222; end endcase end always(*) begin case(ALU_OP) 3b000: F=AB; 3b001: F=A|B; 3b010: F=AAB; 3b011: F=A~AB; 3b100: {C32,F}=A+B; 3b101: {C32,F}=A-B; 3b110: begin if(AB) F=32h0000_0001; else F=32h0000_0000; end 3b111: begin F=BA; end default: F=32h0000_0000; endcase end always(*) begin if(F===32h0000_0000) ZF=1; else ZF=0; end assig n OF=C32AF[31]AA[31]AB[31]; en dmodule 仿真代码 module shiya n3_test; // I nputs reg [2:0] ALU_OP; reg [2:0] AB_SW; // Outputs wire OF; wire ZF; wire [31:0] F; //I nsta ntiate the Un it Un der Test (UUT) shiya n3 uut ( ?ALU_OP(ALU_OP), ?AB_SW(AB_SW), .OF(OF), ?ZF(Z