采用基本工艺设计的四功率放大器共源共栅.docVIP

Design of a 2.4GHz Power Amplifier Implement in 0.18um CMOS Technology摘 要：文章介绍了采取TSMC 0.18um CMOS工艺设计2.4GHz WLAN (无线局域网)功率放大器，放大器采取并联拓扑结构设计，改善了功率附加效率（PAE）。在3.3V工作电压下，其压缩点输出功率为21dBm，最大输出功率22.3dBm，最大功率附加效率PAE高于38％，可应用于无线局域网802.11b标准系统。关键词：无线局域网；功率放大器；CMOS；PAEAbstract: This paper presents a design of a 2.4GHz CMOS power amplifier based on a TSMC 0.18um CMOS technology for WLAN system. We present a power amplifier with a parallel structure that improves power efficiency. With a supply voltage of 3.3V,its Pout1dB is 21dBm,the maximum output power is 22.3dBm,the maximum Power Added Efficiency( PAE) is over 38%. It can be used in IEEE 802.11b Wireless LAN systems.Keywords: WLAN；power amplifier；CMOS；PAE1 引言多年来，运行于2. 4GHz ISM频段无线局域网WLAN得到了快速发展。其中基于IEEE 802. 11b标准无线局域网因为其11Mbps高传输速率满足了目前主流用户需求，发展尤为快速。无线局域网快速发展迫切需要低功耗、低成本实现和处理方案，而亚微米、深亚微米技术不停发展,使得Si基CMOS工艺在数GHz频段上RFIC基础上可和GaAs RFIC一争高下，其本身又含有低价格、低功耗和高集成度特点和和基带数字电路工艺相兼容,最终能够实现片上系统(SOC)特点。所以用Si基CMOS工艺实现RFIC成为多年来国际上热点研究领域[1]。基于CMOS工艺实现射频系统对于像无线局域网WLAN这么短距离无线通信系统变得很有竞争力。本文介绍WLAN系统中关键模块—功率放大器电路设计。2 功率放大器电路设计一个经典功率放大器通常包含输入匹配网络、晶体管放大电路、阻抗变换网络、直流偏置和输出阻抗匹配网络[2]，图1所表示。?图1 功率放大器结构框图2.1 输入匹配网络设计因为晶体管输入阻抗是复数，为了降低输入端信号反射，必需要有输入匹配网络，使电路输入阻抗和源阻抗(50Ω) 匹配。图2所表示，由C1、L1、C2、L2分别组成L形网络实现电路输入阻抗和源阻抗匹配，C3、C4、C5、C6为隔直电容。经过仿真得到输入端反射系数S11约为-20 dB。2.2 输出匹配网络设计因为0.18umCMOS工艺提供电源电压比较低，为了在输出端取得较大输出功率，就必需使负载阻抗经过输出网络阻抗变换后，在放大电路输出端展现出较小值，从而提升输出功率。图2所表示，输出网络由C7、C9、L3及C8、C10、L4组成，完成阻抗变换和滤波功效，C7、C8同时也为隔直电容。因为输出电流很大，极难实现全部元件片内集成，在此RFC(扼流电感) 、C7、C8、C9、C10、L3、L4均为片外分立元件。?图2 功率放大器电路结构示意图2..3 放大电路设计为达成设计目标，本文采取了共源共栅（Cascode）技术、差分结构和两管并联拓扑结构来进行设计，图2所表示。Cascode技术是模拟电路中常采取一个电路设计技术，它能够增加低频放大器输出阻抗和增益，降低Miller电容影响，提升输入输出之间隔离度。在设计PA时，晶体管所能承受最高电压Vmax受到晶体管击穿电压限制，而最小电压则受到Knee电压限制，而功率放大器采取Cascode技术能够减轻晶体管击穿电压压力，提升功率放大器输出电压摆幅，从而降低对晶体管最大电流能力要求，提升功率放大器效率，并减小输出晶体管尺寸。差分结构因为其对称结构特点，能够在较低电源电压下得到较大输出动态范围，提升放大器输出电压摆幅，同时能够有效抑制电源上存在噪声和从衬底或连线耦合过来噪声，降低功率放大器对封装寄生效应灵敏度，还能够降低功率放大器对芯片其它电路干扰[3]。本文采取两管并联拓扑结构，它和传统并联方法类似，但却大大提升了功放线性度。图2所表示，一个MOS管工作在A类状态，另一个工作在B类（实际工作在AB类，靠近B类放大，