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6.4 if 语句概述 6.4 if 语句概述 6.4 if 语句概述 6.5 双向和三态电路设计 6.5.1 三态控制电路设计 6.5 双向和三态电路设计 6.5.2 双向端口设计 6.5 双向和三态电路设计 6.5.2 双向端口设计 6.5 双向和三态电路设计 6.5.2 双向端口设计 6.5.3 三态总线电路设计 6.5 双向和三态电路设计 6.5.3 三态总线电路设计 6.5 双向和三态电路设计 6.5.3 三态总线电路设计 6.6 不同类型的数控分频电路设计 6.6.1 同步加载分频电路设计 6.6 不同类型的数控分频电路设计 6.6.1 同步加载分频电路设计 6.6 不同类型的数控分频电路设计 6.6.1 同步加载分频电路设计 6.6 不同类型的数控分频电路设计 6.6.2 异步加载分频电路设计 6.6 不同类型的数控分频电路设计 6.6.2 异步加载分频电路设计 6.6 不同类型的数控分频电路设计 6.6.3 异步清 0 分频电路设计 6.6 不同类型的数控分频电路设计 6.6.3 异步清 0 分频电路设计 6.6 不同类型的数控分频电路设计 6.6.4 同步清 0 分频电路设计 【例 6-37 】程序其余部分同例 6-36 always @(posedge CLK) begin 6.7 半整数与奇数分频电路设计 第 6 章 Verilog HDL 设计进阶 6.1 过程结构中的赋值语句 6.1.1 过程中的阻塞式赋值 目标变量名 = 驱动表达式 ; 6.1.2 过程中的非阻塞式赋值 目标变量名 = 驱动表达式 ; 6.1 过程结构中的赋值语句 6.1.3 进一步了解阻塞和非阻塞式赋值的内在规律 6.1 过程结构中的赋值语句 6.1.3 进一步了解阻塞和非阻塞式赋值的内在规律 6.1 过程结构中的赋值语句 6.1.3 进一步了解阻塞和非阻塞式赋值的内在规律 6.1 过程结构中的赋值语句 6.1.3 进一步了解阻塞和非阻塞式赋值的内在规律 6.1 过程结构中的赋值语句 6.1.3 进一步了解阻塞和非阻塞式赋值的内在规律 6.1 过程结构中的赋值语句 6.1.3 进一步了解阻塞和非阻塞式赋值的内在规律 6.2 过程语句归纳 1. always 语句为一无限循环语句 2. 过程中的顺序语句具有明显的顺序和并行双重性 3. 进程语句本身是并行语句 4. 一个过程中只允许描述对应于一个时钟信号的同步时序逻辑 5. 注意不完整条件语句与时序电路的关系 6.2 过程语句归纳 6.2 过程语句归纳 6.2 过程语句归纳 6.2 过程语句归纳 6.2 过程语句归纳 6.3 移位寄存器之 Verilog HDL 设计 6.3.1 含同步并行预置功能的 8 位移位寄存器设计 REG8[6:0] = REG8[7:1] ; 6.3 移位寄存器之 Verilog HDL 设计 6.3.1 含同步并行预置功能的 8 位移位寄存器设计 (* synthesis, probe_port *) reg [7:0] REG8 ; (* synthesis, probe_port *) (* synthesis, probe_port ， keep *) reg [7:0] REG8 ; 6.3 移位寄存器之 Verilog HDL 设计 6.3.2 移位模式可控的 8 位移位寄存器设计 ( 接下页 ) 6.3 移位寄存器之 Verilog HDL 设计 6.3.2 移位模式可控的 8 位移位寄存器设计 ( 接上页 ) 6.3 移位寄存器之 Verilog HDL 设计 6.3.3 使用移位操作符设计移位寄存器 6.3 移位寄存器之 Verilog HDL 设计 6.3.3 使用移位操作符设计移位寄存器 6.3 移位寄存器之 Verilog HDL 设计 试比较以下左右两段语句的操作结果： 6.3 移位寄存器之 Verilog HDL 设计 6.3.4 使用循环语句设计乘法器 1. 参数定义关键词 parameter parameter 标识符名 1 = 表达式或数值 1 ，标识符名 2 = 表达式或数值 2 ， . . . ； 6.3 移位寄存器之 Verilog HDL 设计 6.3.4 使用循环语句设计乘法器 2. integer 整数型寄存器类型定义 integer 标识符 1 ，标识符 2 ， ... ，标识符 n [msb ： lsb] ; 6.3 移位寄存器之 Verilog HDL 设计 6.3.4 使用循环语句设计乘法器 3. for 语句