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状态机设计仿真 一、实验例题 设计一个序列检测器电路，检测出串行输入数据 data中的二进制序 列110,当检测到该序列时，电路输出out 1 ;没有检测到该序列时， 电路输出0，电路的状态图如1所示： 二、实验原理分析 由电路的状态图分析，可列出对应的状态转换表，如图 2所示: 图2状态转换表 sn sn 1 X 0 X 1 So So 0 S1/0 S1 So/0 s』0 S2 S3/1 s』0 S3 S0/0 sJ 0 从状态转化表分析可得 S3与So对应的Sn 1相同，将图1,图2简化可得: 1/0 改进的状态转换图 sn sn 1 X 0 X 1 S0 s°/o sV 0 S1 S0/0 S2./ 0 S2 S0/0 S2/ 0 改进的状态转换表 三、实验任务： 依据图1状态图2表，S3存在时，用VerilogHDL设计的参考程序如 下： module pulse_check(data,clk,rst,out); in put data,clk,rst; output out; reg out; reg[1:0] CST,NST; parameter[1:0] s0=0,s1=1,s2=2,s3=3; always@(posedge clk or n egedge rst) if (!rst) CST=sO;〃 复位有效，进入下一个状态 else CST=NST; alw