电子技术基础-数字部分(第六版)-第5章锁存器和触发器.pptVIP

2021/2/11 * 5.4.4 其他电路结构的触发器 1. 维持阻塞触发器 置0维持线 响应输入D和CP信号 根据 确定触发器的状态 2021/2/11 * 4 CP = 0 2、工作原理 Qn+1=Qn D 信号进入触发器,为状态刷新作好准备 Q1 = D Q4= D D信号存于Q4 2021/2/11 * 4 当CP 由0 跳变为1 在CP脉冲的上升沿,触法器按此前的D信号刷新 2021/2/11 * 4 当CP =1 在CP脉冲的上升沿到来瞬间使触发器的状态变化 D信号不影响 、 的状态，Q的状态不变 2021/2/11 * 5.5.1 D 触发器 5.5 触发器的逻辑功能 5.5.2 JK 触发器 5.5.3 SR 触发器 5.5.4 D 触发器功能的转换 5.5.2 T 触发器 2021/2/11 * 5.5 触发器的逻辑功能 不同逻辑功能的触发器国际逻辑符号 D 触发器 JK 触发器 T 触发器 RS 触发器 2021/2/11 * 5.5.1 D 触发器 1. 特性表 D Qn Qn+1 0 0 0 0 1 0 1 0 1 1 1 1 2. 特性方程 Qn+1 = D 3. 状态图 2021/2/11 * 3.状态转换图 翻 转 1 0 0 1 1 1 1 1 置 1 1 1 0 1 0 0 1 1 置 0 0 0 0 1 1 1 0 0 状态不变 0 1 0 1 0 0 0 0 说 明 Qn+1 Qn K J 1.特性表 2.特性方程 5.5.2 JK 触发器 2021/2/11 * 例5.4.1 设下降沿触发的JK触发器时钟脉冲和J、K信号的波形 如图所示试画出输出端Q的波形。设触发器的初始状态为0。 2021/2/11 * 5.5.3 T触发器 特性方程 状态转换图 特性表 0 1 1 1 0 1 1 1 0 0 0 0 T 逻辑符号 2021/2/11 * 4. T′触发器 逻辑符号 特性方程 时钟脉冲每作用一次,触发器翻转一次。 2021/2/11 * 5.5.4 SR 触发器 1. 特性表 2. 特性方程 3. 状态图 Qn S R Qn+1 0 0 0 0 0 0 1 0 0 1 0 1 0 1 1 不确定 1 0 0 1 1 0 1 0 1 1 0 1 1 1 1 不确定 SR=0（约束条件） 2021/2/11 * 5.5.5 D触发器功能的转换 D 触发器构成 J K 触发器 组合 电路 D K J Qn+1 = D 2021/2/11 * 2. D 触发器构成 T 触发器 Qn+1 = D 组合 电路 D T 2021/2/11 * 3. D 触发器构成 T 触发器 Qn+1 = D CP Q 二分频 2021/2/11 * ?锁存器和触发器都是具有存储功能的逻辑电路,是构成时序电路的基本逻辑单元。每个锁存器或触发器都能存储1位二值信息。 ?锁存器是对脉冲电平敏感的电路,它们在一定电平作用下改变状态。 ?触发器是对时钟脉冲边沿敏感的电路,它们在时钟脉冲的上升沿或下降沿作用下改变状态。 ?触发器按逻辑功能分类有D触发器、JK触发器、T（T）触发器和SR触发器。它们的功能可用特性表、特性方程和状态图来描述。触发器的电路结构与逻辑功能没有必然联系。 小 结 2021/2/11 * 5.6.1 时序电路建模基础 5.6.2 锁存器和触发器的Verilog建模 5.6 用Verilog HDL描述锁存器和触发器 2021/2/11 * 　　Verilog行为级描述用关键词initial或always,但initial是面向仿真,不能用于逻辑综合,本书不介绍。always是无限循环语句，其用法为: 　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　 　 5.6.1 时序电路建模基础 　always＠(事件控制表达式（或敏感事件表)） 　begin　 　　块内局部变量的定义; 　　过程赋值语句; 　end　　　　　　　　　　　　　 2021/2/11 * 敏感事件分为电平敏感事件和边沿触发事件: 边沿敏感事件（如触发器） : 　always＠(posedge CP or negedge CR） CP的上升沿或CR的下降沿来到,后面的过程语句就会执行。 电平敏感事件（如锁存器）: always＠(sel or a or b） sel、a、b中任意一个电平发生变化,后面的过程赋值语句将执行一次。 2021/2/11 *