chapter-8高速CMOS逻辑电路设计.pptVIP

* 2021/3/27 8.3 逻辑努力 实例(1) 取r=2.5 20fF 500fF N＝3 * 2021/3/27 8.3 逻辑努力 实例(2) 参考门的输入电容 * 2021/3/27 8.3 逻辑努力 实例(3) * 2021/3/27 8.3 逻辑努力 延迟优化步骤 利用逻辑努力来优化设计使延迟最小的步骤 1. 计算总的逻辑努力、电气努力、路径努力; 2. 求出最优的每级路径努力及对应的路径延时; 3. 根据上述数据逐级确定每级的尺寸。 * 2021/3/27 8.3 逻辑努力 级数优化:目的 为了使总的路径延时达到最小,需使驱动强度分解到 各级之间。要达到此目的,常需将反相器插入到逻辑 链中,来调整各级延时,达到所需的最佳值。 总的路径延时是级数N和面积比S的函数,若实际逻辑 链的级数小于级数最佳值的要求时,可通过插入反相 器来使之达到最佳值。这就是级数优化的目的。 * 2021/3/27 8.3 逻辑努力 级数优化:特点 级数优化不会改变总的逻辑努力 反相器的逻辑努力gNOT=1,因此反相器的插入不会改变总的逻辑努力值 级数优化会增加寄生延时会抵消 部分优化的效果 * 2021/3/27 8.3 逻辑努力 级数优化:实例 * 2021/3/27 8.3 逻辑努力 逻辑面积:定义 一个门的逻辑面积定义为构成这个门的各个FET的栅面积之和 若所有FET的沟道长度均相同且为L,第i个门的各个FET的沟道宽度之和为Wi,则该门的逻辑面积为 若电路具有M个门,则该电路的逻辑面积为 * 2021/3/27 8.3 逻辑努力 逻辑面积:实例 若一个NOT门的L=1个长度单位,则 一倍NOT门的逻辑面积 扩大S倍的NOT门的逻辑面积 扩大S倍的NAND2门的逻辑面积 扩大S倍的NOR2门的逻辑面积 * 2021/3/27 8.3 逻辑努力 分支情况:定义 当一个逻辑门驱动2个或更多的门时,数据逻辑出现分支,必须考虑不在主要路径上但又对主要路径产生负载电容效应的那些门。 所有路径上的电容 主路径上的电容 第i个分支处的分支努力 * 2021/3/27 8.4 高速CMOS设计技巧 对大扇出的驱动 来源 ?? 片上总线 ?? 时钟网络 ?? 控制线（如复位reset、置位set） ?? 存储器的读、写线 对策 ?? 合理确定晶体管的尺寸 ?? 把驱动器划分为逐渐增大的缓冲器链 ?? 使多级驱动器的延时平均分配到所有各级中 ?? 对目前的半导体工艺,使延时最小的每级扇出数大约为4 * 2021/3/27 8.4 高速CMOS设计技巧 扇入的影响 尽可能减少扇入FI的数目,一般不要超过4 * 2021/3/27 8.4 高速CMOS设计技巧 减少扇入 减少单个逻辑门的扇入 * 2021/3/27 8.4 高速CMOS设计技巧 隔离扇入与扇出 避免单个逻辑门同时具有大扇入和大扇出 * 2021/3/27 8.4 高速CMOS设计技巧 串联链尺寸设计 串联nFET链尺寸依次减少 可减少总延迟达20％! 2021/3/27 * 第8章 高速CMOS逻辑电路设计 * 2021/3/27 本章概要 ?? 门延时的估计 ?? 驱动大电容负载 ?? 逻辑努力 ?? 高速CMOS设计技巧 * 2021/3/27 8.1 门延时的估计 任意逻辑门的延时 设计者的任务:选择合适的逻辑链,确定每个晶体管的宽长比,以满足规定的延时及芯片面积要求。 CFET是输出节点对地的本级电容 * 2021/3/27 8.1 门延时的估计 单位晶体管 单位FET 放大m倍 * 2021/3/27 8.1 门延时的估计 反相器 单位反相器 放大m倍 * 2021/3/27 8.1 门延时的估计 NAND2:公式 单位NAND2 （最坏情况） N输入、放大m倍 （最坏情况） 单位尺寸 m＝3 * 2021/3/27 8.1 门延时的估计 NAND2:推导 假设:1.nFET和pFET单位面积电容相同; 2.忽略串联FET间的寄生电容 * 2021/3/27 8.1 门延时的估计 NOR2 单位NOR