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第4章 组合逻辑电路 例2：分析电路的逻辑功能，并指出其用途。 解： 1.首先进行逻辑抽象。 输入变量：三盏灯的状态，用R、Y、G表示 输出变量：故障信号以Z表示 逻辑状态：灯亮为“1”，不亮为“0” 无故障为“0”，发生故障为“1” 技巧：求与或非表达式可通过卡诺图“圈0法”获得。 作业：P210 题4.5 二~十进制优先编码器74LS147真值表 真值表 逻辑表达式： 利用附加控制端进行扩展 例4.3.2：用74HC138（3线—8线译码器） 利用附加控制端进行扩展 例4.3.2：用74HC138（3线—8线译码器） 利用附加控制端进行扩展 例4.3.2：用74HC138（3线—8线译码器） 利用附加控制端进行扩展 例4.3.2：用74HC138（3线—8线译码器） 例4.3.3 利用74HC138设计一个多输出的组合逻辑电路，输出逻辑函数式为： 例4.3.3 利用74HC138设计一个多输出的组合逻辑电路，输出逻辑函数式为： 例4.3.3 利用74HC138设计一个多输出的组合逻辑电路，输出逻辑函数式为： 例4.3.3 利用74HC138设计一个多输出的组合逻辑电路，输出逻辑函数式为： 双全加器74LS183的内部电路是按下式及下图构建的： 例：(扩展应用)用两片74LS85组成一个8位数值比较器。 例：(扩展应用)用两片74LS85组成一个8位数值比较器。 例：(扩展应用)用两片74LS85组成一个8位数值比较器。 例：(扩展应用)用两片74LS85组成一个8位数值比较器。 2、全加器 全加：两个1位二进制数相加并考虑来自低位的进位，即3个1位二进制数相加。 全加器：实现全加运算的电路。 输 入 输 出 A B CI S CO 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 0 1 0 1 0 0 1 1 0 0 1 0 1 1 1 来自低位的进位 ?逻辑图 图形符号 实现多位二进制数相加的电路称为多位加法器。 1、串行进位加法器 构成：把全加器串联起来，依次将低位全加器的进位输出CO连接到相邻的高位全加器的进位输入CI上。 二、多位加法器 四位串行加法器 低位 高位 四位串行进位加法器T692 优点：结构简单 缺点：运算速度慢，进位信号由低位向高位逐级传递，最不利的情况下，n为串行加法器需花费n倍的传输延迟时间。 2、超前进位加法器 工作原理： 产生进位信号的两种情况 AB=1时，CO= 1； A+B=1且CI=1时（即 (A+B)CI=1 ），CO=1。 因此，A、B相加的进位输出 ： CO=AB+(A+B)CI 两个多位数相加，第i位的进位输出 (CO)i 为： (CO)i=AiBi+(Ai+Bi)(CI)i 提前将进位信号计算出来，以减少信号传输所消耗的时间。 (CO)i 可改写为： 把 (CI)i 展开： 设： Gi = AiBi，进位生成函数 Pi = Ai+Bi，进位传送函数 (CO)i=AiBi+(Ai+Bi)(CI)i (CO)i-1 将进位化成关于Ai、Bi、(CI)0的函数，根据该式可将进位提前计算出来 第i位的和Si的表达式： 优点：快。 进位信号的获得需要一级或非门和一级与或非门的传输延迟时间。 缺点：电路复杂。 时间的缩短是用增加电路复杂度换取的，当加法器的位数增加时，电路的复杂度会急剧上升。 74LS283 右图是4位超前进位加法器74LS283内部电路。 其中：A3~A0为一个四位二进制数的输入；B3~B0为另一个二进制数的输入；CI为最低位的进位；CO是最高位的进位；S3~S0为各位相加后的和。 A 0 A 1 A 2 7 4 L S 2 8 3 CI B 0 B 1 B 2 B 3 A 3 CO S 0 S 1 S 2 S 3 超前进位加法器 74LS283 的逻辑符号 4位超前进位加法器74LS283逻辑符号： 加法器的串行级连 实现更多位二进制加法 将低位加法器的CO连到相邻高位加法器的CI上 此例用四个4位加法器实现16位二进制加法。 3、用加法器设计组合逻辑电路 前提：当要产生的逻辑函数能化成输入变量与输入变量