数字电路与逻辑设计实验报告,基于FPGA的数字电子钟的设计实现分析.docxVIP

w w 学生实验实习报告册 学年学期： 课程名称： 实验项目： 基于FPGA的数字电子钟的设计与实现 姓 名： 学院和专业： 班 级： 指导教师： 邮电大学教务处制 w w 图一 o 统层块计 系顶模设 ^1 TJr.^u Edijn ■曾 ■曾 4 I Sa-. ffij |g 1 i i 1 i ； I 卸 /a s 1 ：- J .C J. ! 1 . J .* i F ■wl w w （如：图一 0） 主要功能模块电路设计 2.1分频模块 这是分频模块的顶层设计图主要完成了把 50MHz的时钟信号降频为1KHz、500Hz、1Hz图一 1 :ml W)MJ901CLR1QAIC.FA1QBICLK51QC :ml W) MJ90 1CLR 1QA IC.FA 1QB ICLK5 1QC IOC 204 2CLR 2CLKA 2QC 2CLKB 2QD -SJALCOlJHR ■ rw^r^r-w-F—r-T~i—r-T- ■- 4 :-少:工 mioa 图一 1 这是其中100分频计数器的计数器图一 2743901CLR1QA1CLKA 这是其中100分频计数器的计数器 图一 2 74390 1CLR 1QA 1CLKA 1QB 1CLKB 1QC 1QD 2QA 2CLR 2Q9 2CLKA 2QC 2CLK0 2QD DUAL COUNTER 图一 2 2.2计时模块 分、秒计时模块（实现模这是两个模60计数器,與39Q图60计数） 图1CLR 分、秒计时模块（实现模 这是两个模60计数器, 與39Q 图 60计数） 图 1CLR 1CLA 1CLKA iaa 1CLKB 1QC 1QD ZQA ；2CLM 2QB 2CLXA 2QC 在L? ZOO 1(XR 1QA 1CLKA. 1Q0- 1CLKB 1QC 1QD 2QA 2QB 2CLKA 2QC 2CLK0 2QD MJAL COLN7FR 其中是连在一起的，把秒钟的进位信号接到分钟计数模块的接收端 小时计时模块（实现模 24计数图二2） 这是模24计数器（如图：图二 2），是用74390来实现，47390是下降沿有效 图二2 图二2 2.3数码管动态显示模块 这是动态显示模块的顶层设计图，如图：图二 3 saecMerizz±-W^h?jM[Z 斑 ?c_st{3 H MCLthO-O!E saecMer izz±-W^h ?jM[Z 斑 ?c_st{3 H MCLthO-O! E-”亦 ]礼呻5 ■ hourjef2 0]loir uh昇二 0] but# 图二3 扫描模块couner6 （实现6位数码管的扫描 图二4） 该模块需使用74390设计一个模6的计数器。实现了模值为6的计数功能其中应该接好 global用 作延时 Z43S0 M 图 1CLR 1QA - 1CLKA 1QB ICLKfi 1QC 100 NOA 2CLR 2Q6 2CLKA 2QC 2CIXB 2QD(- □UAL COUh^IR ■ - ■ 1 ■ J - ■■■ ：：：r ： ： f 位选模块dig_select（3-8 译码器用作控制哪一个数码显示器亮 ）图二5 该模块用于选择 6位数码管中的某一位显示相应字形。 74138为 :::L 11 汎-- ，却；1；. ? ? _丁二? ..岬I ? ? ■9： :::L ,,即d、毛: r -JoHl ?.严.: .,.ifllij . . *5.: — *、-, …血訂?、「 图二5 2.3.2 段选模块 seg_select 图二 6 该模块功能是从6组4bit信号中选择一组作输出。 二― 4ddl e*c_E im s- hi h?j 忙” seitf-tirn-i 5 n a8 rT I n R1 ?m13 jHidi aM2 ?ddl ■dd 11 a MJ hotfr^tni ?i_W owi_s4ii hfhUF』. h0urBfihi uioi . PwrjMliT . —. - —. .—.. Cfl^ .. ” ” . wrn K*anT-TT aaasij ? -MR ? ；***R - ￥十s用 打十*E wwv- Wjtpj **.叫釘 图二6 *?J*R TvMjTr 亠UU wZ^sir WWJtra 233 译码模块 图二7 decoder （实现了把8421码，译码成数码管的显示） 图二7 2.4整点报时 设计思路：首先要做到在整点的时候报时（也就是说再整点的时候蜂鸣器响） ，那么我们就观 察在整点的时候电路有什么特征。 我们观察到的特征就是：在整点的时候秒钟，分钟都是为零的，也就是说在正点的时候分钟秒 钟的二进制数每位都是为零的， 那么这就是我们控制蜂鸣器响的条件了。