第五章--时序逻辑电路.ppt

第五章 时序逻辑电路;作 业;本章内容;教学基本要求;第一节 概述;一、时序逻辑电路的结构及特点;输出方程：Z＝f1(X，Qn) ;时序电路;米里（Mealy）型 ;莫尔（Moore）型 ;三、时序逻辑电路的描述方法;;状态转换真值表;（二）将状态转换真值表转换为状态表;状态表;（四） 时序图;时序逻辑电路分析的任务：;一、时序逻辑电路分析的一般步骤;二、同步时序逻辑电路的分析举例; ;（3）根据状态方程组和输出方程列出状态表;（5） 画出时序图;例5-2 分析图所示时序逻辑电路的功能。;例5-2 分析图所示时序逻辑电路的功能。;（3）根据状态方程组和输出方程列出状态表;（4）画出状态图; 本电路为一个串行加法运算电路，X1是 串行输入被加数的值，每个值维持一个时钟 周期的长，X2是串行输入加数的值，每个值 维持一个时钟周期的长，Z是串行输出的和， 相加产生的进位保存在触发器中。;（二）莫尔型同步时序逻辑电路的分析;电路的功能为脉冲分配器或节拍脉冲产生器;三、异步时序逻辑电路的分析举例;第三节 同步时序逻辑电路的设计;一、同步时序逻辑电路的设计的一般步骤;一、同步时序逻辑电路的设计的一般步骤;例5-5 某时序逻辑电路的状态表如表所示，根 据等价状态对的定义之一判断这个时序逻辑电 路的哪些状态等价。;（2）输入序列长度k=2时;（3）输入序列长度k=3时;例5-6 根据等价状态对的定义之二，判断例5-5给 定的时序逻辑电路的哪些状态等价。;例5-7 判断图示的状态图中的状态是否有等价状 态，若有，合并等价状态后得到简化的状态图。;二、同步时序逻辑电路设计举例;（1）原始状态图;2、选择触发器的类型;14; 3、求激励方程和输出方程;4. 根据激励方程和输出方程画出逻辑图,并检查自启动能力;例5-9 设计一个串行数据检测器。该检测器可以 检测111序列的到来。有一个输入端X，一个输 入端Z。当在输入端连续输入三个1时，该电路 输出Y=1，否则输出Y=0。;（可重叠）的序列检测器 ;（可重叠） 的序列检测器 ;（可重叠） 的序列检测器 ;最简状态图;状态表：;化简得到驱动方程和输出方程：;（6）根据驱动方程和输出方程，画出逻辑电路图;（8）画全状??转换图，检查电路的自启动。 ;例5-10 用莫尔（Moore）型电路实现例5-9的111序列检测器。 ;不可重叠 ;（4）得到状态表;（5）得到驱动信号和输出信号表;（6）得到驱动方程和输出方程;（7）根据驱动方程和输出方程，画出逻辑电路图;例5-11 设计一个101脉冲序列检测电路，X 为输入，Z为输出，当检测到X连续输入 101时Z=1，否则Z=0。X输入的101序列 中最后一个1不可以当作下一个序列的第 一个1，如X=，则 Z=。;（1）逻辑抽象，建立原始状态图;（3）状态分配;（4）选定触发器类型，求出电路的驱动方程和输出方程;（5）根据驱动方程和输出方程，画出逻辑电路图;（7）101检测器的输出波形;例5-12 用JK触发器设计一个自动售票机的 时序逻辑电路。每次只允许投入一枚伍 角硬币或一枚一元硬币，累计投币一元 时售票一张。若投币伍角后再投币一 元，则售票的同时找币伍角。;该时序逻辑电路有一个输入信号X，两个输出信号Y 和Z，分别表示是否找钱、是否售票，框图如下； 规定X为0表示投入一枚五角硬币，X为1表示投入一枚一元硬币。Y为0表示不找钱，Y为1表示找币伍角。Z为0表示不售票，Z为1表示售票一张。 ;（2）根据题意，画出原始状态图;（3）状态化简;（4）状态编码;（5）选定触发器类型，得到驱动信号和输出信号表;第四节 计数器 ;一、二进制计数;1．二进制异步加法计数器;2．二进制异步减法计数器; 用JK触发器和D触发器可以很方便的组成二进制异步计数器。 方法为： 先将触发器接成T’触发器，然后根据加、减计数方式及触发器为上升沿还是下降沿触发来决定各触发器之间的连接方式。 对于加计数器，上升沿触发，则应将低位触发器的Q端与相邻高位触发器的CP相连；下降沿触发，将低位触发器的Q端与相邻高位触发器的CP相连。 对于减计数器，连接方式与加计数器相反。;下降沿 减法器 ;15;（二）二进制同步计数器;15;2．二进制同步减法计数器;15;3．二进制同步可逆计数器;四位二进制减法计数器;二、非二进制计数器;15;（二）8421BCD码异步十进制加法计数器;15; 集成计数器种类很多：; （一）4位二进制同步加法计数器芯片74X161;内部逻辑电路图;74X161的功能表;时序图;状态图;（二）4位二进制同步加法计