数字逻辑实验指导书.doc

PAGE 第 PAGE \* Arabic 21 页 《数字逻辑》实验指导书 实验一Quartus软件的基本操作 一、实验内容 1．熟悉Quartus软件的基本操作，了解各种设计方法（原理图设计、文本设计、波形设计） 2．用逻辑图和VHDL语言设计一个异或门。 二、要求 1．实验前，进行预习； 2．利用课余时间，在规定的时间内完成实验。 3．实验报告内容有： 异或门的逻辑图； 用VHDL语言设计异或门； 4．实验结束前，要将异或门的仿真波形文件拷贝，实验报告需要。 三、电路功能介绍 异或门（XOR） 用途：异或门是一种用途广泛的门电路。典型应用是作为加法器的单元电路。 逻辑图 真值表 A B OUT 0 0 0 0 1 1 1 0 1 1 1 0  VHDL程序 数据流描述： 波形图 实验二 素数检测器的设计与仿真 一、实验内容 用逻辑图和VHDL语言设计素数检测器。 二、要求 1．实验前，进行预习； 2．利用课余时间，在规定的时间内完成实验。 3．实验报告内容有： 素数检测器的逻辑图； 用VHDL语言设计素数检测器，用尽量多的方法来描述； 4．实验结束前，要将素数检测器的仿真波形文件拷贝，实验报告需要。 三、电路功能介绍 对于4位输入组合N＝N3N2N1N0，当N＝1、2、3、5、7、11、1 3时该函数输出为1，其他情况输出为0” 逻辑图 四位素数检测器的标准和设计 四位素数检测器最小化后的设计 真值表 VHDL程序 参考教材 实验三 三态门，OC门的设计与仿真 一、实验内容 1．用逻辑图和VHDL语言设计三态门，三态门的使能端对低电平有效。 2．用逻辑图和VHDL语言设计一个OC门（集电极开路门）。 二、要求 1．实验前，进行预习； 2．利用课余时间，在规定的时间内完成实验。 3．实验报告内容有： 三态门、OC门的逻辑图； 用VHDL语言设计三态门、OC门，用尽量多的方法来描述； 4．实验结束前，要填将电路的仿真波形文件拷贝，实验报告需要。 三、电路功能介绍 1．三态门，又名三态缓冲器（Tri-State Buffer） 用途：用在总线传输上，有效而又灵活地控制多组数据在总线上通行，起着交通信号灯的作用。 逻辑图 真值表 EN A OUT 0 0 Hi-Z 0 1 Hi-Z 1 0 0 1 1 0  VHDL程序 行为描述： 结构体描述： 波形图 2．OC门，又名集电极开路门（opndrn） 用途：集电极开路门（OC门）是一种用途广泛的门电路。典型应用是可以实现线与的功能。 逻辑图 真值表 A B 0 0 1 Hi-Z VHDL程序 行为描述： 结构体描述： 波形图 实验四 加法器的设计与仿真 一、实验内容 1．用逻辑图和VHDL语言设计全加器； 2．利用设计的全加器组成串行加法器； 3．用逻辑图和VHDL语言设计并行加法器。 二、要求 1．实验前，进行预习； 2．利用课余时间，在规定的时间内完成实验。 3．实验报告内容有： 全加器的逻辑图； 用VHDL语言设计全加器； 4．实验结束前，要填将3种电路的仿真波形文件拷贝，实验报告需要。 三、电路功能介绍 1．全加器 用途：实现一位全加操作 逻辑图 真值表 X Y CIN S COUT 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1 VHDL程序 数据流描述： 波形图 2．四位串行加法器 逻辑图 波形图 3．74283：4位先行进位全加器（4-Bit Full Adder） 逻辑框图 逻辑功能表 注：1、输入信号和输出信号采用两位对折列表，节省表格占用的空间，如：[A1/A3]对应的列取值相同，结果和值[Σ1/Σ3]对应的运算是Σ1=A1+B1和Σ3=A3+B3。请自行验证一下。 2、C2是低两位相加产生的半进位，C4是高两位相加后产生的进位输出，C0是低位级加法器向本级加法器的进位输入。 实验五 译码器与编码器的设计与仿真 一、实验内容 1．参照芯片74LS138的电路结构，用逻辑图和VHDL语言设计3-8译码器； 2．参照芯片74LS148的电路结构，用逻辑图和VHDL语言设计8-3优先编码器。 二、1．实验前，进行预习； 2．利用课余时间，在规定的时间内完成实验。 3．实验报告内容有： 三态门、OC门的逻辑图； 用VHDL语言设计三态门、OC门，用尽量多的方法来描述； 4．实验结束前，要将电路的仿真波形文件拷贝，实验报告需要。 实验要求 1．进实验室前，请写一份预习报告；进实验室时经指导老师检查后，才可上机操作。 2．预习报告内容有: 8-3编码器、3-8译码