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设计流程： 设计准备： 根据任务定方案，选器件。 设计输入： 原理图输入方式 从软件平台提供的原件库中调出所需元件，画电路图。（设计大规模数字电路时较繁琐） 硬件描述语言输入方式 VHDL或Verilog HDL。描述功能强、通用国际标准、便于移植。 设计处理（compilation编译） 语法分析、优化综合（Analysis Synthesis） 检查语法，进行逻辑化简，进行设计到器件资源的映射。 适配（Fitter） 将设计分割成多个逻辑小块。将已分割的逻辑小块放到器件内部的具体位置，并完成各个功能块之间的连接。 布局和布线（Assembler） 产生可编程逻辑器件的编程映像文件。 时序分析（Timeing Analyzer）：逻辑功能和时序分析。 时序仿真（simulation） 验证功能和时序是否正确。 管脚分配与硬件下载 管脚的设置（Assembler） 编程下载（Programmer） 测试 测试器件功能和性能。 例如： LIBRARY IEEE; USE .ALL; ENTITY m-15 IS PORT(clk:IN STD_LOGIC; m:OUT STD_LOGIC); END m-15; ARCHITECTURE behav OF m-15 IS CONSTANT SIGNAL n:INTEGER RANGE BEGIN PROCESS(clk) BEGIN IF clkEVENT AND clk=1 THEN m=m-15[n]; IF n=14 THEN n:=0; ELSE n:=n+1; END IF; END IF; END PROCESS; END behav; ENTITY qq1027 IS PORT(clk:IN STD_LOGIC; m:OUT STD_LOGIC); END qq1027; ARCHITECTURE behav OF qq1027 IS SIGNAL n:INTEGER BEGIN PROCESS(clk) BEGIN IF clkEVENT AND clk=1 THEN m=m_15(n); IF n=14 THEN n=0; ELSE n=n+1; END IF; END IF; END PROCESS; END behav; 改错、回答问题。 1、程序写好后保存在D盘文件夹“我的设计”中，文件命名m15.vhd，建立工程project ：m15.qpf。然后编译compilation. 这样是否可行？ 2、说明程序中的错误。 3、编译无误后进行仿真simulation。仿真前需建立一个波形文件vector waveform files。如何建立波形文件？需要哪几个步骤？ 4、见下图，在调出管脚时，选项filter栏，你倾向于选择那一项？pins：all还是pins：assigned？why？ 5、仿真节点（node）调出后，需设置仿真时间end time和输入信号clk波形。 如，仿真时间end time 设置为（知道设置菜单在哪里吗？）： 输入信号clk设置为时钟信号： 是否有不妥之处？？ 6、如何放大、缩小观察仿真波形？ 7、仿真结果达到逾期要求后， 如果要做硬件测试，下一步是？ 8、编程下载programmer的快捷键是？ 9、编程下载前需进行参数设置。 就本校实验箱情况，硬件参数设置hardware setup设为：Masterblaster、byteblasterMV、enthernetblaster中的哪一种？