实验一十进制计数器的设计与仿真电子科技大学.pdfVIP

实验一 十进制计数器的设计与仿真 一、实验目的 熟悉 Quartus Ⅱ的 Verilog HDL 文本设计流程全过程，学习计数器的设计、 仿真和硬件测试。 二、实验原理 该程序设计是带有异步复位、 同步计数使能、 可预置型功能全面的十进制计 数器。 （1）第一个条件句 if(!RST) 构成的 RST接于寄存器下方的异步清 0 端 CLR。 （2 ）第二个条件句 if(EN) 构成 EN接于寄存器左侧的使能端 ENA。 （3 ）第三个条件句 if(LODA) 构成 LODA接于上面的多路选择器，使之控制 选择来自 DATA的数据，还是来自另一多路选择器的数据。 （4 ）不完整的条件语句与语句 Q1=Q1+1构成了加 1 加法器和 4 位寄存器。 （5 ）语句（ Q19）构成了小于比较器，比较器的输出信号控制左侧多路选 择器。 （6 ）第二个过程语句构成了纯组合电路模块，即一个等式比较器，作进位 输出。 三、实验设备与软件平台 实验设备：计算机、 FPGA硬件平台是 Cyclone 系列 FPGA 软件平台： Quartus II (32-Bit) 、5E+系统 四、实验内容 编写 Verilog 程序描述一个电路， 实现以下功能： 设计带有异步复位、 同步 计数使能和可预置型的十进制计数器。 具有 5 个输入端口（ CLK、RST、EN、LOAD、DATA）。CLK输入时钟信号； RST 起异步复位作用， RST=0，复位； EN 是时钟使能 ,EN=1, 允许加载或计数； LOAD 是数据加载控制， LOAD=0，向内部寄存器加载数据； DATA是 4 位并行加载的数 据。有两个输出端口 （DOUT和 COUT）。DOUT的位宽为 4，输出计数值， 从 0 到 9； COUT是输出进位标志，位宽为 1，每当 DOUT为 9 时输出一个高电平脉冲。 五、实验步骤 设计程序： module CNT10 (CLK,RST,EN,LOAD,COUT,DOUT,DATA); input CLK; input EN; input RST; input LOAD; input [3:0] DATA; output [3:0] DOUT; output COUT; reg [3:0] Q1 ; reg COUT ; assign DOUT = Q1; always @(posedge CLK or negedge RST) begin if (!RST) Q1 = 0; else if (EN) begin if (!LOAD) Q1 = DATA; else if (Q19) Q1 = Q1+1; else Q1 = 4b0000; end end always @(Q1) if (Q1==4h9) COUT = 1b1; else COUT = 1b0; Endmodule 设计流程： 1．编辑和输入设计文件 （1）、新建一个文件夹 如 D：\CNT10 , 本工程所有文件将存放在此目录中。 1）输入 VHDL源程序 打开 QuartusII, 选择菜单 File-New 。选择 Verilog HDL File ，输入源程 序。 2 ）文件存盘 选择 File-Save As 命令，找到已设立的文件夹