原码一位乘法器的设计.pdfVIP

第 1 章 总体设计方案 设计原理 原码一位乘乘法器中用三个寄存器 X，Y 和 BFJ分别存放被乘数，乘数和部 分积。乘法运算开始时， BFJ 寄存器被清零，作为初始部分积。被乘数放在 X 寄存器中， 乘数放在 Y 寄存器中。 实现部分积和被乘数相加是通过 X 送加法器和 Y 送加法器，在加法器中完成的。 加法器的输出经过移位电路向右移一位送入 BFJ 寄存器中。 Y 寄存器是用移位寄存器实现的，其最低位用作 Y 送加法器的控制命 令。因为原码一位乘是通过乘数的最低位是 1 还是 0 来确定加数的， 当乘数的最 后一位为 1 的时候，部分积加上被乘数，当乘数的最后一位为 0 的时候，部分积 加上 0 。加法器最低一位的值， 在右移的过程中将被移入 Y 寄存器的最高数值位， 这样就使积的低位部分被保存在 Y 寄存器中，最开始的乘数在逐位右移的过程中 不断丢失， 直到移位结束。 乘法运算完成以后 BFJ 寄存器中保存的数值是乘积的 高位部分， Y 寄存器即乘数寄存器中保存乘积的低位部分。 设计思路 实现原码一位乘乘法的逻辑框图如图所示， BFJ 存放部分积， X 存放被乘 数， Y 存放乘数。 一个实现一位原码乘法运算的运算器可以由一个被乘数寄存器， 一个乘数寄 存器，一个部分积寄存器，一个加法器，一个计数器，二选一选择电路以及移位 电路七个模块构成。顶层的乘法器模块采用原理图设计输入方式。 被乘数寄存器模块中 X 为被乘数输入端， LOAD为数据打入电平， CLK为输入 脉冲， XOUT为数据输出端口。 乘数寄存器模块中 Y 为乘数输入端，LOAD为数据打入电平，CLK位输入脉冲， INPUT为部分积最低位输入端， YOUT为数据输出端口， LOWBIT为数乘数最低位 输出端。 部分积寄存器中 IN 为部分积右移一位以后的数据输入端， CLR为清零电平， CLK为输入脉冲， HIGH为加法器的进位输入端， OUT为部分积右移一位后数据输 出端。 移位电路 … ALU/2 －〉 BFJ Y 乘数 ALU 加法器 Y/2 －Y BFJ－ALU X－ALU BFJ 部分积 计数器 Cd X 被乘数 图实现原码一位乘法的逻辑电路框图 计数器模块中 CLR为清零端， CLKI 为输入脉冲， CLKO为脉冲输出。 二选一选择电路中 IN 为被乘数输入端口， CTR为控制信号输入。 OUT为数据输 出。 二选一选择电路模