同步时序逻辑电路设计.pdfVIP

如果对你有帮助，请下载使用！ 综合性、设计性实验报告 姓名＿＿赵菁＿ 学号＿＿ 专业＿通信工程＿ 班级＿＿＿＿ 实验课程名称＿＿《数字电子技术实验》＿＿＿ 指导教师及职称＿＿潘学文 讲师＿＿＿＿＿＿ 开课学期 至＿学年＿＿学期 上课时间 年 月 日 湖南科技学院教务处编印 设计题目 同步十进制加法计数器 小组合作 是 （ ） 否（ ） 小组成员 1. 实验目的： 1．掌握同步时序逻辑电路的设计方法。 2 ．学会使用触发器设计时序逻辑电路。 3．学习由触发器构成计数器的方法及其逻辑功能的测试方法。 2.实验仪器及器件 1．数字电子技术实验箱 1 台 2.器件：与非门 74LS04，J-K 触发器 74LS112，D 触发器 74LS74。 3.实验内容 应用触发器构成同步十进制加法或减法计数器。 （1）要求用 J-K 触发器构成一个十进制同步加法计数器，各触发器的输出端分别 由发光二极管输出，其对应转换状态为 0000→0001→0010→0011→0100→0101→0110 →0111→1000→1001→0000，写出实验原理，画出电路图，完成逻辑状态测试表。 （2 ）要求用 D 触发器构成一个十进制同步加法计数器，各触发器的输出端分别由 发光二极管输出，其对应转换状态为 0000→0001→0010→0011→0100→0101→0110→ 0111→1000→1001→0000，写出实验原理，画出电路图，完成逻辑状态测试表。 1 如果对你有帮助，请下载使用！ 4. 设计过程： 利用 JK 触发器实现同步十进制计数器 （1）列出该计数器的完全状态表和激励表，如表 1.2 所示。 表 1.2 完全状态表和激励表 CP 现态 次态 激励信号 J3 K3 J2 K2 J1 K1 J0 K0 × × 0 0 0 0 0 0 0 0 1 0 × 0 0 1 × × × × 1 0 0 0 1 0 0 1 0 0 0 1 × 1 × × × 2 0 0 1 0 0 0 1 1 0 0 0 1 × × × × 3 0 0 1 1 0 1 0 0 0 1 1 × 1