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实验二 组合逻辑电路的VHDL设计 一、 实验目的与要求 1、 目的 （ 1）熟悉 VHDL 语言的基本结构 （ 2）掌握用 VHDL 语言实现组合逻辑功能器件的逻辑功能的一般方法。 2、 要求 （1） 调试程序要记录调试过程中出现的问题及解决办法； （2） 给出每个问题的算法或画出流程图； （3） 编写程序要规范、正确，上机调试过程和结果要有记录，并注意调试 程序集成环境的掌握及应用，不断积累编程及调试经验； （4）做完实验后给出本实验的实验报告。 二、 实验设备、环境 PII 以上计算机，装有 QuartusII 软件 三、 方法与步骤 （一）教师简单回顾所需知识并演示较一个简单功能的实现过程。 1、 简单回顾组合逻辑电路的特点及常用逻辑功能器件的功能 2、 回顾 QuartusII 的 VHDL 操作步骤 3、 以 4 选 1 数据选择器为例，重点演示该组合逻辑单元的 VHDL 设计过 程。 S［仁 Y 地址输入输出 地址输入 输出 S0 S1 0 0 A 0 1 B 1 0 C 1 1 D (1) 4选1数据选择器的真值表与电路符号 (2) 4选1数据选择器的参考 VHDL程序 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL 5 ENTITY mux41 IS PORT(S : IN STD_LOGIC_VECTOR (1 DOWNTO 0); A,B,C,D IN STD_LOGIC; Y : OUT STD LOGIC END mux41; ARCHITECTURE a OF mux41 IS BEGIN PROCESS (s,A,B,C,D) BEGIN IF (S=00) THEN TOC \o 1-5 \h \z = A; ELSIF (S=01) THEN = B; ELSIF (S=10) THEN = C; ELSIF (S=11) THEN = D; END IF; END PROCESS; END a; 四、实验过程、内容、数据处理及分析 按照设计选题编写简单程序 1、 可供选择进行设计的组合逻辑电路如下， 要求规定课时内至少完成 3 种 逻辑电路的设计。 设计对象选择：基本门电路、 8 选 1 数据选择器、 3-8 译码器、 BCD 码 译码器、优先级编码器、全加器、 4 位加法器。 8 选 1 数据选择器 library ieee; use ieee.std_logic_1164.all; entity mux81 is port (s: in std_logic_vector (2 downto 0); a,b,c,d,e,f,g,h : in std_logic; y: out std_logic ); end mux81; architecture e of mux81 is begin process(s,a,b,c,d,e,f,g,h) begin if(s=000)then y=a; elsif s=(001) then y=b; elsif s=(010) then y=c; elsif s=(011) then y=d; elsif s=(100) then y=e; elsif s=(101) then y=f; elsif s=(110) then y=g; elsif s=(111) then y=h; end if; end process; end e; 10- Q 口s： 20, 0 ? 30, y ns 10 ns 50. ? 60r 0 ws TO. Ip ns ie： ijumiuw r.run irjnnw Ln.nn flfWJVi? _rmr_rmn TLTLrirLrLJi Lin.n LTW n j immioiwraiw rum nnnnrw LTUULn n n n LTW n MWJ1IIW uinmuir inr n r LTLT1 『?uinnn LTLn n n wiLTUl LITLn _TL_f L_rL_n_n_rL_rL_n LTLTLn _rr_n_n _rr_o L_rT_TTJr-LJ-|_O -TTTTJ TLLn TU J_I I_[ -：.uio 厂 *~~iUU 101 L 12 nnnmninnnn rLTLTLr-LTLn n_nrrj_u_lj 3-8译码器 library ieee; use ieee.std_logic_1164.all; en tity mux38 is port (s: in std_logic_vector (2 dow nto 0); y: out std」o gic_vector(7 dow nto 0) ); end mux38; arc