vhdl基本语句用法.pptxVIP

会计学;;10.1.2 IF 语句—已讲过;2）多条件选择值的一般表达式： 选择值 [ |选择值 ];LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； ENTITY mux41 IS PORT (s4，s3, s2，s1 : IN STD_LOGIC; z4，z3, z2，z1 : OUT STD_LOGIC); END mux41； ARCHITECTURE activ OF mux41 IS SIGNAL sel : INTEGER RANGE 0 TO 15; BEGIN z1=0 ; z2=0; z3=0; z4=0; --输入初始值 CASE sel IS WHEN 0 = z1=1 ; -- 当sel=0时选中 WHEN 1?3 = z2=1 ; -- 当sel为1或3时选中 WHEN 4 To 7?2 = z3=1; -- 当sel为2、4、5、6或7时选中 WHEN OTHERS = z4=1 ; -- 当sel为8～15中任一值时选中 END CASE ； END activ ；;10.1.4 LOOP语句;10.15 NEXT 语句---跳出本次循环;10.1.6 EXIT语句-----结束循环状态; 10.1.7 WAIT语句 --- 等待语句;说明 1 ： 一般只有WAIT_UNTIL格式的等待语句可以被综合器接受(其余语句格式只能在VHDL仿真器中使用) ， WAIT_UNTIL语句三种表达方式： WAIT UNTIL 信号=Value ； -- (1) WAIT UNTIL 信号’EVENT AND 信号=Value; -- (2) WAIT UNTIL NOT 信号’STABLE AND 信号=Value; -- (3) ;10.1.8 子程序调用语句;2、函数调用;10.1.9 返回语句(RETURN);10.1.10 空操作语句(NULL) ;10.2 并行语句;10.2.1 并行信号赋值语句;2. 条件信号赋值语句;【例1】 ENTITY mux IS PORT ( a,b,c : IN BIT ; p1,p2 : IN BIT ; z : OUT BIT ); END mux; ARCHITECTURE behv OF mux IS BEGIN z = a WHEN p1 = 1 ELSE b WHEN p2 = 1 ELSE c ; END;;3. 选择信号赋值语句;10.2.2 块语句结构（BLOCK）;10.2.3 并行过程调用语句;10.2.4 元件例化语句;10.2.5 生成语句;■ 生成语句四部分组成：;10.2.6 REPORT语句 --报告相关信息语句。 --格式： REPORT 字符串；;10.3 属性描述与定义语句;2、数据区间类属性;4、数组属性‘LENGTH;Synplify综合器支持的特殊属性都在synplify.attributes程序包中， 使用前加入下面语句：;■ 本章程序举例;例[10.2] 寄存器;PROCESS (clk, clr） --下降沿触发/同步清除 BEGIN IF clr = 0 THEN q4 = 0; ELSIF clkEVENT AND clk = 0 THEN q4 = d; END IF; END PROCESS; PROCESS (clk, pre) --上升沿触发/同步预置”1” BEGIN IF pre = 1 THEN