集成电路版图设计基础第3章：数字IC版图.pptVIP

设计输入：HDL – Verilog HDL的应用 -- ASIC 和FPGA设计师可用它来编写可综合的代码。 -- 描述系统的结构，做高层次的仿真。 -- 验证工程师编写各种层次的测试模块对具体电路设计工程师 所设计的模块进行全面细致的验证。 -- 库模型的设计：可以用于描述ASIC 和FPGA的基本单元 （Cell）部件，也可以描述复杂的宏单元（Macro Cell）。 设计过程 - 验证电路逻辑 school of phye * * 设计输入：HDL – Verilog HDL的特点 -- 既能进行面向综合的电路设计，也能进行电路的模拟仿真； -- 多层次上对设计系统进行描述，从开关级、门级、寄存器传输 级（RTL）到行为级，设计规模任意； -- 灵活的电路描述风格：行为、结构、数据流或混和； -- 行为描述语句（条件、赋值、循环等）类似于软件高级语言， 便于使用； -- 内置各种基本逻辑门（and, or, nand, etc.)以及开关级元件 （pmos，nmos，cmos）； -- 用户定义原语（UDP）：组合、时序逻辑。 设计过程 - 验证电路逻辑 school of phye * * 设计输入：HDL – Verilog HDL在不同抽象层次上的描述形式 设计过程 - 验证电路逻辑 门级 module array_buf(in,out,en); input [3:0] in; output [4:0] out; input en; /*instance*/ bufif1 array_buf0(out[0],in[0],en); bufif1 array_buf1(out[1],in[1],en); bufif1 array_buf2(out[2],in[2],en); bufif1 array_buf3(out[3],in[3],en); endmodule RTL级 module mux (out,a,b,sel); output out; input a,b,sel; assign out =(sel= =0)?a:b endmodule 行为级/算法级 sum=0; for(i=0;i7;i=i+1) begin sum=sum+A[i]; end sum_out=sum; school of phye * * 设计输入：HDL – Verilog HDL代码的基本结构 Verilog HDL 是由称之为module的模块组成的，一个完整的Verilog HDL模块由以下五个部分组成： 设计过程 - 验证电路逻辑 1. 模块定义行 2. 端口类型说明 3. 数据类型说明 4. 描述体 5. 结束行 school of phye * * 设计输入：HDL – Verilog HDL代码的基本结构 设计过程 - 验证电路逻辑 例:上升沿D触发器的描述及对应电路 mudule dff_pos(data,clk,q); input data,clk; output q; reg q; always @(posedge clk) q = data; endmodule 模块定义行 端口类型说明 数据类型说明 描述体 结束行 school of phye * * 设计输入：HDL – Verilog HDL代码的基本结构 设计过程 - 验证电路逻辑 模块描述 模块定义行 端口类型说明 数据类型说明 描述体 结束行 过程块1 过程块2 …. 过程语句（initial/always） 块语句（begin-end/fork-join） 过程语句： 一个模块内可以包含任意多个initial和always语句，且并行执行。 initial语句只执行一次，在模拟开始时执行，执行结束则模拟终止。 always语句可由电平敏感事件控制、边沿触发事件控制或者二者的组合。 school of phye * * 设计输入：HDL – Verilog HDL代码的基本结构 设计过程 - 验证电路逻辑 块语句： 顺序语句块：begin-end 并行语句块：fork-join begin #2 data=1; #3 data=0; #4 data=1; end fork #2 data=1;