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作业 基于verilog HDL的八位超前进位加法器 作业-基于veriloghdl的八位超前进位加法器 基于Verilog HDL的八位进位加法器 verilog综合作业陈孙文 2022-10-25 指导老师：邓婉玲老师 目录： 1.超前进位加法器原理2.算法代码 3.使用modelsimse软件进行功能模拟4 Synplifypro软件实现合成 正文： 一、 原则（1）。全加器 列出真值表如表所示，若ai、bi两个一位二进制数相加，以ci表示来自低位的的进位，si表示和，ci表示向高位的进位，可以看出该电路考虑来低位的进位，是一个一位数的全加器电路，其逻辑符号如图所示。 串并联进位加法器的特点是各级进位信号同时产生，逐步减少或消除了进位信号传输所需的时间。每个位的进位信号不取决于低位的逐步传输，而是可以从一开始就确定。逻辑表达式可以从全加器的真值中获得： 为表达简单，定义两个中间变量gi和pi 获得 得到各位进位信号的逻辑表达式为： 所谓的进位串联加法器通常用于将一组进位并行地分成几个数字。当一组中有多个进位时，使用所有进位串联加法器。 二、算法代码：有4bits.v、8bits.v、testbench.v三个文件； 4位。V实现输入为4位的加法器；8比特。呼叫4位。在V V中实现8位的加法；测试台。V是测试代码； 实现四位加法4bits.v部分： 模块化加法器4B（ina、inb、进位、求和、clk、rst\n）；参数加宽=4；参数sum_uu宽度=5； input[adder_width-1:0]ina;//输入数ina，8位input[adder_width-1:0]inb;//输入数inb，8位inputcarry_in;inputrst_n;inputclk; 输出[求和宽度-1:0]求和输出；reg[sum_width-1:0]求和；导线[adder_width-1:0]sg；导线[adder_width-1:0]sp；导线[adder_width-1:0]sc； assignsg[0]=ina[0]inb[0];//中间变量g0=ina0inb0;assignsg[1]=ina[1]inb[1];assignsg[2]=ina[2]inb[2];assignsg[3]=ina[3]inb[3]; assignsp[0]=ina[0]^inb[0]；//中间变量P0=ina0^inb0；assignsp[1]=ina[1]^inb[1]；assignsp[2]=ina[2]^inb[2]；assignsp[3]=ina[3]^inb[3]； assignsc[0]=sg[0]|(sp[0]carry_in);//进位位c0assignsc[1]=sg[1]|(sp[1](sg[0]|(sp[0]carry_in))); assignsc[2]=sg[2]|（sp[2]（sg[1]|（sp[1]（sg[0]|（sp[0]进位40;))））； assignsc[3]=sg[3]|(sp[3](sg[2]|(sp[2](sg[1]|(sp[1](sg[0]|(sp[0]carry_in)))))));always@(posedgeclkornegedgerst_n)begin 如果（！rst_n） sum_out=5b00000;else 开始 sum_out[0]=sp[0]^carry_in;//输出结果位sum_out[1]=sp[1]^sc[0];sum_out[2]=sp[2]^sc[1];sum_out[3]=sp[3]^sc[2];sum_out[4]=sc[3];endendendmodule 在第五部分中实现8位加法： modulepipe_adder8b(ina,inb,sum_out,clk,rst_n);parameteradder_width=8;parametersum_width=9; 参数半加宽度=4；输入[adder_width-1:0]ina；输入[adder_width-1:0]inb；inpurst_n；输入时钟； output[sum_width-1:0]sum_out;reg[sum_width-1:0]sum_out; reg[half_adder_width-1:0]ina_lsb；reg[half_adder_width-1:0]ina_uMSB；reg[half_adder_widt