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* 第2章 EDA设计流程及其工具 2.1：FPGA/CPLD设计流程 2.2：ASIC及其设计流程 2.3：常用EDA工具 2.4：MAXPLUS II概述 2.5：IP核 第一页，共三十八页。 2.1 FPGA/CPLD 设计流程 FPGA：现场可编程门阵列 CPLD：复杂可编程逻辑器件 ★这2种器件的一般开发流程为： (One Time Programming) 功能仿真 原理图/HDL文本编辑 综合 FPGA/CPLD适配 FPGA/CPLD编程下载 逻辑综合器 结构综合器 1.功能仿真 2.时序仿真 时序与功能门级仿真 FPGA/CPLD 器件和电路系统 1.isp方式下载 2.JTAG方式下载 3.针对SRAM结构的配置 4.OTP器件编辑 第二页，共三十八页。 1、设计输入（原理图/HDL文本编辑） 将需设计的电子系统的功能和结构以图形或文本方式表达。 ● 图形输入：原理图输入、状态图输入、波形图输入 原理图方式应用最为广泛,原理图输入对原理图进行功能验证后再进行编译即可转换为网表文件。 但此方法一般仅实用于小电路。对于稍大的电路，其可读性、可移植性差。 波形图主要应用于仿真功能测试时产生某种测试信号; 状态图常用于建模中。 ● HDL文本输入：目前主流输入方式，是最有效的方式，其可读性、可移植性好、便于存档。 第三页，共三十八页。 2、综合 将前面输入的原理图、HDL语言描述转化为电路实现的门级网表的过程； 是从抽象到具体实现的关键步骤； 综合的结果不是唯一的； 为达到性能要求，往往对综合加以约束。 3、适配 将网表文件转换为适应于特定目标器件的可下载的最终文件。 适配对象直接与器件的结构细节相对应。 第四页，共三十八页。 4、行为仿真、功能仿真、时序仿真 仿真就是让计算机根据一定的算法和一定的仿真库对EDA设计进行模拟，以验证设计，排除错误。 行为仿真： 在综合以前对VHDL所描述的内容进行行为仿真，即将VHDL设计源程序直接送到VHDL仿真器中仿真。 此时的仿真只是根据VHDL的语义进行的，与具体电路没有关系。 在这时的仿真中，可以充分发挥VHDL中的适用于仿真控制的语句及有关的预定义函数和库文件。 第五页，共三十八页。 功能仿真： 直接对VHDL、原理图描述或其他描述形式的逻辑功能进行测试模拟，以了解其实现的功能是否满足原设计的要求的过程，仿真过程不涉及任何具体器件的硬件特性，如延时特性。 直接进行功能仿真的好处是设计耗时短，对硬件库、综合器等没有任何要求。 大的设计项目一般先进行功能仿真，确认逻辑功能满足要求后，再进行综合、适配、时序仿真。 第六页，共三十八页。 时序仿真： 接近真实器件运行特性的仿真，仿真文件中已包含了器件硬件特性参数，仿真精度高。 仿真的文件必须来自针对具体器件的布线/适配器所产生的仿真文件。 综合后所得的EDIF等网表文件通常作为适配器的输入文件，产生的网表文件中包含了较为精确的延时信息。 将这个网表文件送到仿真器中进行仿真，就可以得到精确的时序仿真结果了。 第七页，共三十八页。 EDA设计流程图 第八页，共三十八页。 目前流行多种网表文件格式，其中最通用的是EDIF格式的网表文件。Xilinx的XNF网表文件格式也很流行，一般只在使用Xilinx的FPGA/CPLD时才会用到XNF格式。 VHDL文件格式也可以用来描述电路网络，即采用VHDL语法描述各级电路互连，称之为VHDL网表，它描述的电路与生成的EDIF/XNF等网表文件一致。 VHDL网表文件采用VHDL语法，只是其中的电路描述采用了结构描述方法，即首先描述了最基本的门电路，然后将这些门电路用例化语句连接起来。 第九页，共三十八页。 EDA设计流程图 第十页，共三十八页。 注意：图中有两个仿真器，一是VHDL仿真器，一个是门级仿真器，都能进行功能仿真和时序仿真。 两者仿真用的文件格式不同，即网表文件不同。 在综合之后，VHDL综合器一般都可以生成一个VHDL网表文件。 这样的VHDL网表文件再送到VHDL仿真器中进行功能仿真，仿真结果与门级仿真器所做的功能仿真的结果基本一致。 第十一页，共三十八页。 5、编程下载 将适配后的下载文件，通过通信电缆或专用编程器写至相应目标器件的过程。 6、硬件测试 将含有载入了设计的FPGA或CPLD的硬件系统进行统一测试，以便最终验证设计项目在目标系统上的实际工作情况。 第十二页，共三十八页。 2.2 ASIC及其设计流程 ASIC分为：数字ASIC、模拟ASIC、数模混合ASIC。 2.2.1 ASIC设计方法 ASIC设计方法 全定制法 半定制法 门阵列法 标准单元法 可编程逻辑器件法 第十三页，共三十八页。 2