数字系统设计与FPGA应用实验 第3讲 数字系统设计的基础知识2.pptVIP

定制宏模块例2－ROM的使用 定制宏模块例2－ROM的使用 定制宏模块例2－ROM的使用 ROM初始化文件名 定制宏模块例2－ROM的使用 设置ROM的初始化文件，保存时文件名必须与创建ROM时设置的初始化文件名一致。也可以用任何文本编辑器编辑 .mif 文件。 改为： my_rom.mif 定制宏模块例2－ROM的使用 用文本编辑器打开my_rom.mif文件： -- Quartus II generated Memory Initialization File (.mif) WIDTH=8; DEPTH=32; ADDRESS_RADIX=UNS; DATA_RADIX=UNS; CONTENT BEGIN 0 : 1; 1 : 2; [2..31] : 0; END; 当值较多时，如正弦查找表可能有1000个以上的数据，用表格输入效率较低，可以用C或其它语言编写按此格式生成数据的小工具程序。 PLD宏模块及使用原则 使用宏模块可以显著提高用户设计的开发进度和设计质量。 PLD器件特殊资源，如RAM、DSP块、PLL等硬IP，通过宏模块方式使用很方便。 对一些简单的功能模块，如加/减、多路复用器、随机逻辑等，通常建议用HDL语言描述。因综合工具可以对这些电路进行整体优化，并自动推断宏模块。 在设计中过多使用基本宏模块，将降低设计的可移植性。设计中是否使用宏模块要综合考虑，不能一概而论。 本讲要点 组合逻辑的verilog描述：1、assign语句。2、always语句。 常用组合逻辑，如译码器、比较器、多路复用器、多路选择器、加法器的功能和verilog描述。 Verilog的条件赋值语句、if语句和case语句。 组合逻辑的冒险与冒险影响消除。 同步时序逻辑概念和常用电路，如寄存器、移位寄存器、计数器的功能和verilog描述。 有限状态机的概念和模型，状态机设计与verilog描述。 IP概念。Quartus2的宏模块定制与使用原则。 实验要求 实验三：简单电路设计与仿真（2学时） 建立新工程，如my_design3。学习使用verilog语言设计3－8译码器、模10计数器和空调控制简单状态机。完成三个设计的输入、编译和功能仿真。 实验四：宏模块的定制与仿真（2学时） 建立新工程，如my_design4。学习quartus2的宏模块定制方法，用LPM宏定制10bit加法器和ROM，并完成它们的功能仿真。 图 2-11 移位寄存器 (a) D触发器； (b) 串行载入移位寄存器 2) 移位寄存器 移位寄存器verilog描述 module shifter(d,clk,q); input clk; input[3:0] d; output[7:0] q; reg[7:0] q； //reg变量类型 always @(posedge clk) begin q[7]=d; q[6]=q[7]; q[5]=q[6]; q[4]=q[5]; q[3]=q[4]; q[2]=q[3]; q[1]=q[2]; q[0]=q[1]; end endmodule 图 2-12 一个简单的二进制计数器 3） 计数器 CLK D1D0 上升沿 00 上升沿 01 上升沿 10 上升沿 11 上升沿 00 计数器verilog描述 module counter(D,CLK,A); input CLK; input[1:0] D; output[1:0] A; reg[1:0] A； always @(posedge CLK) A= A+1; endmodule 计数器verilog设计实例1 设计一个模200的加法计数器。 实现步骤： 1、建立设计目录、输入设计。 2、设计存储和语法检查。 3、选择实现器件、编译。 4、进入波形编辑器、编译仿真波形。 5、时序仿真。 6、资源和管脚分配。 7、下载。 计数器verilog设计实例 module my_counters (clk, clear,qn); input clk, clear; output [7:0] qn; reg [7:0] qn; // A modulus 200 up counter always @(posedge clk or negedge clear) begin if (clear==0) qn = 0; else if (qn == 200) qn = 0; else