用状态机设计的TLC1196采样控制电路.docxVIP

基于 FPGA 的 TLC1196 采样控制器设计 徐威 宁波大学、信息科学与工程学院、通信112 班、116040040 摘要：本次实验是基于 FPGA 的数字系统设计。设计出一个由状态机控制的LTC1196 采样控制电路，进行 ADC 的采样。采样率为 100KSPS，有两种采样方式，一种是每按一 次键，自动产生和一组时钟完成一次转换，将转换结果显示在数码管上；另一种是一直自动进行采样和转换，并将转换结果显示在数码管上。实验的主要是状态机的设计、串并行数据 的转换和signalTap Ⅱ的使用。 关键字：FPGA、ADC、采样、串并转换、signalTap Ⅱ。 一、设计任务与要求 实验设备： quartus 软件一套； CG_DSE_03 数字电路与系统实验平台； USB-BLASTER 下载器； 设计要求： 以约 100KSPS 的采样率，连续对直流电压进行 AD 转换，将串行结果转换成并行，显示在数码管上，测量三个以上电压点，分析ADC 精度。 输入信号为 100Hz、幅度约 4.5V 的正极性正弦信号，用SignalTapII 逻辑分析仪分析转换结果。 实现单次 AD 转换：每按一次键，自动产生和一组时钟完成一次转换，将转换结果显示在数码管上。 二、方案设计与论证 LTC1196-2B 介绍 该实验所用的ADC 是采样率最高为 1MHz 的 8 位串行 LTC1196，可编程器件的 PIO26 提供控制该 ADC 片选 CS 的信号；PIO25 为转换时钟信号 CLK，串行转换结果由 PIO24 输出。ADC2 的输入模拟信号在实验箱的左侧，允许输入0~5V 的信号。 LTC1196-2B是 8 位、1MSPS 、3 线高速串行低功耗AD 转换器。供电电压3～6V，模拟信号输入范围 0～5V。内含采样和保持电路，具有高阻抗方式的串行接口，完成一次转换需要 12 个时钟周期。 图 1 LTC1196 引脚图 Dout6数字转换输出图 1 所示，是LTC1196 D out 6 数字转换输出 引脚名称： 功能描述： CS 1 片选，低有效 IN ,?IN 2、3 模拟输入端 GND 4 模拟/数字地 CLK 7 时钟 V V ref 5 参考电压 表 1 LTC1196-2B 引脚说明 图 2 LTC1196-2B 时序图 从时序图可以知道：采样时间t  SMPL 至少为 2.5 个 f  CLK ，单次转换时间不少于12 个 f ； CLK 片选下降沿离上一 CLK 上升沿至少 13ns，离下一 CLK 上升沿， CS 建立时间 t 至少 sucs 26ns；时钟频率 f  CLK 不高于 12MHz。转换关系为 DATA ? 255?V in / 5? 系统总体设计思路 根据实验的要求进行系统的设计。系统要求100 KPS 采样率，由 LTC1196-2B的时 序图可以知道每十二个 f  CLK 完成一次 AD 转换，所以系统时钟应该设置为1.2MHz 。 由于实验箱上没有1.2MHz 的时钟，所以要用分频。串行结果转换成并行，可以通过编写 VHDL 语言，生成模块完成。单次和持续的转换可以通过按键切换，在控制器模块中完成。最后，AD 转换的结果是0 ~ 255 ，转换结果在数码管上显示是16 进制的，不方便阅读，可以考虑在完成实验要求之后再加上一个 rom 模块，通过查表转换，在数码管上显示成实际的电压值。 三、单元电路设计 根据系统总统设计思路，满足实验要求只需要设计一个状态机实现的控制器模块和一个 LPM_ROM 模块。 控制器模块 控制器完成的功能有：第一，控制AD 单次或持续采样，输出串行数据；第二，进行串并转换，将 LTC1196-2B 输出的串行数据转换为并行数据输出。 系统时钟采用的是 50MHz 的时钟。为了满足 ADC 采样率 100Kbps 的要求，要将系统时钟进行分频，分出 1.2MHz 供给 ADC，作为采样时钟。 控制器模块的代码及说明如下所示： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity adc is port( end adc; clkz :in std_logic; datain :in std_logic; reset :in std_logic; en :in std_logic; en2 :in std_logic; clk_rom :out std_logic; clk_o :out std_logic; cs :out std_logic; dataout :out std_Logic_vect