11_设计流程工具方法120527.pptVIP

5 设计工具 Cadence 工具族 5 设计工具 Synopsys工具族 2 IC设计流程 基于标准单元的设计流程(续1) Design for Test：插入可测试结构，以提高电路的可控性和可观测性 Clock Tree Synthesis：形成全局或局部的时钟分布网络，保证时钟的同步 Routing：完成所有节点的连接，全局布线→静态时序分析→详细布线 Static Timing Analysis (STA)：计算所有路径上的延迟，看时序是否收敛 Signal Integrity：判断有无因时序、串扰等引入的信号完整性问题 Parasitic Extraction：提取版图上内部互连所产生的寄生电阻＆寄生电容，转换成延迟后供STA和后仿真使用 Post-layout Simulation：利用布局布线完成后获得的精确延迟参数和网表进行仿真，验证功能和时序的正确性 形式验证 Formal Verification：判断当前设计与正确设计的逻辑功能是否相同 Standard Delay Format：用于输入延时信息的数据文件 2 IC设计流程 基于标准单元的设计流程(续2) Engine