Verilog教程(第三版)夏闻宇第三部分练习题答案.docxVIP

1．设计一个字节（8位）的比较器，要求：比较两个字节的大小，如a［7：0］大于b［7： 0］，则输出高电平，否则输出低电平；并改写测试模型，使其能进行比较全面的测试。 模块源代码：测试模块的源代码： module`timescale1ns/1ps compare(out,a,b);modulet; input[7:0]a,b;reg[7:0]a; outputout;reg[7:0]b; regout;regclock; always@(aorb)wireout; begininitialbegin if(ab)a=0; out=1;b=0; elseclock=0; out=0;end endalways#50clock=~clock; endmodulealways@(posedgeclock) begin a={$random}%256; b={$random}%256; end initialbegin#1000$stop;end compareuut(.out(out),.a(a),.b(b)); endmodule 仿真结果： 由图有：当a=8b=8即ab时），输出out为高电平；当a=8b=8即ab时)，输出out为低电平，故知足要求。 2.依旧作clk_in的2分频clk_out，要求