quartus学习笔记分析和总结.docxVIP

2011-5-25 2011-5-25 关于 quartus 的功能学习： 总体设计过程是这样的： Step1： 创 建 工 程 Step2： 文 本 输 入 Step3：编译 包括： 1、 AnalysisSynthesis：分析和综合2、 Fitters：布局布线 3、 Assembler：编译生成输出文件（sof，pof） 4、 Timing analyzer：时序分析 5、 EDA netlist writer：网表写入 这五步。注意编译后会有非常详细的编译报告。也分别包括是这五步的报告，从硬件角度进行了非常完整的描述，可以通过点击工具栏的compilation report 选项来看，包括： （一）compilation report：总体报告 1、 Flow summary：流程总结：包括最基本的工程信息，包括两个方面，一是工程，包括工程名，软件版本，是否时序分析等。二是器件，包括器件型号， LE 使用率：combination 连线使用率，logic register 寄存器使用率。这肯能正是 LUT 和 LATCH 结构 Pin 占用率： Virtual pin 占用率 Memory bit 占用率（内嵌 SRAM 单元占用率） Embedded multiplier 内嵌乘法器占用率 PLL 占用率。2、 一些设置，log （二）AnalysisSynthesis：分析综合报告：（synthesis 即为 map） 1、summary：与上面相同 2、settings：非常详尽的综合设置，包括内嵌单元的使用方式，时空权衡，等等。 3、resource 使用情况 4、messages：警告与错误 （三）fitter：布局布线报告： 1、summary：同上 2、settings：非常详尽的布线设置 3、pin out file：固定引脚的分配情况，对引脚说明非常详细 4、resource section ：更为详尽的 resource 使用情况。以及介绍。 （四）Assembler：输出文件报告： 1、generated files：输出文件的名称、位置2、device options：sof 的配置，介绍 3、device options：pof 的配置，介绍 （五）Timer analyzer：时间分析报告： 1、频率 2、建立保持时间等。 （六）EDA netlist writer：EDA 网表： 是为第三方软件准备的？放在 simulation 的 modelsim 文件夹下，包括 sdo 文件等。 Step4： 仿 真 Step5：分配引脚，下载 （一）菜单栏： 一、File： 1、 new： 各种编辑输入文件。其中， block diagram/schematic file：为原理图输入（.bdf）。进而生成.bs（f 也可以通过 open design file 来打开其 verilog 文件  block symbol file）， EDIF file 为网表输入（.edf）：它是已经综合完成的设计。下一步就直接是布局布线了。还有.edif，.edn 类型的文件。 State machine file （.smf）为有限状态机输入。 SOPC builder system：？ state machine file ：状态机输入（.smf） 以上各种文件可以转为.v 文件 在 other files 表单中，有： AHDL include file（.inc） Block symbol file (.bsf) 可以由 open design file 来打开其底层设计文件 Chain description file（.cdf）：下载链的文件器件等。 Hexadecimal（Intel—format）（.Hex）文件：用以编辑存储器文件。这也提供了一个以后需要.hex 文件时编辑的方法。也可以通过quartus 来查看.hex 文件 In-system sources and probes editor file：用以在线修改变量、内存，具体见下载的文章：《FPGA 系统设计》 Logic analyze interface file： Memory initialization file：mif 文件，和 hex 文件很像，不知道怎么用。 SignalTap II logic analyzer file（.stp）：估计和在线逻辑分析仪有关。 Synopsis design constraints file：（.sdc）文件：不清楚，翻译为：概要设计约束文件。从后面的时间分析设置中可以知道，该文件是约束时间分析参数之类的东西。（synopsis：概述） Tcl script file（.