FPGA综合实验项目介绍(电子科技大学).pptVIP

* 模块设计 编码锁存器 开始信号低电平有效 选手按键为负触发 选手编码输出为七段显示数码信号，共阳管。 * 编码锁存器内部流程1 START 抢答时间到 编 码 器 XS(5:0) 锁 存 器 Q_Z Q(6:0) S(6:0) QZ 选手输入 开始与清零 抢中信号 SJD_QD 抢中选手号码 选手号码 * 编码锁存器内部流程2 START 时间到 锁 存 编 码 XS(5:0) S(6:0) Q_Z 选手输入 开始与清零 抢中信号 SJD_QD 抢中选手号码 或 * 模块设计 抢答定时器 开始信号低电平有效 系统时钟48MHz 计时5秒，输出数据数码管显示（共阳） * 抢答定时器内部流程 分 频 器 CLK 倒 计 数 器 1Hz Q(4—0) START QZ SJD_QD 时间到 主持人 抢中 时间数据 48MHz 七 段 译 码 器 DOUT(6:0) * 模块设计 答题定时器 模块计时启动信号QZ，来自编码锁存的抢中信号 系统时钟48MHz 计时10秒，输出数据数码管显示（共阳） * 答提定时器内部流程 分 频 器 CLK 倒 计 数 器 1Hz Q(9—0) QZ SJD_DT 时间到 抢中 时间数据 48MHz 七 段 译 码 器 SOUT(6:0) * 模块设计 报警延迟器 系统时钟48MHz 报警源：start，qz，sjd_qd，sjd_dt。 报警输出qz，每个源触发低电平有效，持续200ms * 报 警 触 发 START QZ 抢中 SJD_QD 抢答时间到 B_J 报警输出 开始 延 迟 计 时 器 SJD_DT 答题时间到 CLK 系统时钟48MHZ BJ 报警延迟器内部流程1 * 报警延迟器内部流程2 或 与门 报警输出 BJ QZ START 触发 计数延时1 SJD_QD SJD_DT BJ1 BJ2 BJ3 BJ4 触发 计数延时2 触发 计数延时3 触发 计数延时4 CLK * 模块设计 多路选择器 数据输入：抢中选手号码，抢答计时，答题计时， 三个数据均是七段码信号。 选择控制：来自扫描输出的两位信号。 数据输出：数码管七位信号 * 模块设计 扫描控制器 系统时钟48MHz 输出扫描频率控制在1KHZ—100KHZ左右。 * 扫描模块内部流程 分 频 器 CLK 模 8 计 数 器 48KHz S(2:0) 48MHz CLK_1000 * 系统图 加速度传感器计步器综合设计  （1）运用加速度传感器、放大电路以及基于555定时器的脉冲整形电路的相关原理，设计一个能够检测步频加速信号，并将步频加速信号转换成脉冲信号的步频脉冲产生电路。 （2）在步频脉冲产生电路基础之上，设计基于FPGA的数字系统，完成对步频脉冲信号的计数及扫描显示。 （3）传感电路输出脉冲高电平3V±0.5V。 （4）步频计数范围0—99循环计数，用两个数码管扫描显示。 任务与指标 系统组成 传感电路（硬件）+ 计步器电路（HDL) 加速度传感电路硬件设计 原理图 加速度传感电路硬件设计 PCB图 加速度传感电路硬件设计 元器件清单 加速度传感电路硬件设计 调试波形 计步器功能FPGA程序设计 系统模块组成 系统联合调试 * 数字频率计综合设计 功能指标 1、被测输入信号：方波 2、测试频率范围为：10Hz～100MHz 3、量程分为三档：第一档：闸门时间为1S时，最大读数为999.999KHz 第二档：闸门时间为0.1S时，最大读数为9999.99KHz 第三档：闸门时间为0.01S时，最大读数为99999.9KHz 4、显示工作方式：a、用六位BCD七段数码管显示读数。 b、采用记忆显示方法 c、实现对高位无意义零的消隐。 * 频率的概念 频率测量方法 设计方框图 模块设计 设计分析 Schneider Electric * - ISC Marketing - 1/2010 . * 放大整形电路： 放大被测信号并将其整形为方波脉冲，该方波脉冲经过闸门后送计数器计数。 石英振荡器： 产生一个频率(250kHz)高度稳定的信号送分频器分频。 分频器： 对石英振荡器产生的信号进行分频，得到100Hz、10Hz和1Hz三个基准频率；同时产 一个1000Hz的信号作为扫描显示译码模块的时钟，以产生扫描选择信号。 门控电路： 门控电路在时间基准信号的控制下产生门控信号GATE，门控信号有效时，闸门开通，计数器计数。当门控信号停止作用时，闸门关断