MCS—51单片机组成原理.pptVIP

§4. 输入输出端口 一、P0口 P0口结构图 功能：DB0－7、I/O、AB0－7 1、当控制信号=“0”时，—— I/O 开关位置如图示→与门输出“0”→ FET1截止→输出级为开漏输出 ◆ CPU向端口写数据 写脉冲加到CL端,内部总线上数据由D端锁存到D触发器,经反相端输出,再经输出级FET2反相，送到引脚。引脚上出现的数据恰好是内部总线上的数据。 ◆ CPU从端口引脚读数据 读脉冲→读引脚 →缓冲器B1通→P0.X引脚信号到达内部总线 ◆ CPU从端口寄存器读数据 读脉冲→“读锁存器” →缓冲器B2通→寄存器Q端数据→内部总线 * . 2、当控制信号=“1”时，—— AB0－7、DB0－7 这时，与门开通，FET2接到反相器输出端。CPU输出的地址/数据同时经FET1和FET2实现“推拉”输出。 另一种情况，数据总线输入数据时，仍经由缓冲器B1进入内部总线。 说明1：作为普通I/O口使用时,P0口为输出开漏电路,内部无上拉电阻,必须外接上拉电阻。作为地址/数据总线使用时,内部由上下2个FET推拉驱动,不得外接上拉电阻 说明2：在一个系统中P0口只能被定义为一种模式，要么作为普通I/O口，要么作为总线，一旦系统设计完成，则不能互换。 说明3：作为普通I/O口使用时,若要从引脚读取数据,应先向该端口写入“1”,然后再读取。写入“1”后,端口2个FET均截止,处于高阻悬浮状态,便于数据的可靠采集 说明4：端口引脚和端口寄存器不一定一致，直接从端口引脚取数据则其结果则是无法预料的。“读—修改—写”指令实际读的是端口寄存器 * . §1. MCS-51引脚描述与内部结构 ◆ HMOS工艺的51单片机，40引脚双列直插PDIP封装 ，如8051 ◆ CHMOS工艺的51单片机，44脚方型塑封结构PLCC封装 ，如80C51 一、封装形式 ★ PDIP封装，引脚数40、24、20、8 ★?PLCC封装，68脚、44脚 PDIP PLCC * . PDIP封装 HMOS工艺的51单片机 * . 二、引脚定义 8051单片机的引脚定义： ◆2条电源线 ◆2条外接晶体振荡器 ◆4条控制和电源复用线 ◆32条I/O引脚 详细引脚描述参见表2－1－1 * . 电源：VCC、VSS 复位：RST，高电平复位 时钟：XTAL1、XTAL2 存储器接口信号 I/O接口 外部结构 /EA：低电平从外部程序存储器取指令 /PESN：取指令选通信号 ALE：外部地址锁存信号 /WR：外部数据写选通信号 /RD：外部数据读选通信号 P0口：外部数据总线和地址总线低8位或I/O口 P1口：I/O口 P2口：外部地址总线高8位或I/O口 P3口：I/O口或特殊端口 串行口：RXD、TXD 特殊端口 中断接口：INT0、INT1 计数器：T0、T1 * . 三、单片机的内部结构 CPU ROM存储器 时钟 RAM存储器 SFR特殊寄存器 定时/计数器 并行 I/O接口 串行 I/O接口 P0 P1 P2 P3 TXD RXD 计数输入 T0 T1 中断 系统 INT0 INT1 外扩展部分 * . MCS-51单片机内部结构 * . 中央处理器CPU 程序存储器ROM 数据存储器RAM 时序控制逻辑 接口控制电路 算术逻辑运算单元ALU 累加器ACC 寄存器阵列、栈区 状态标志PSW 程序指针PC、栈指针SP、数据指针DPTR 指令译码逻辑 并行输入输出接口：4个8位I/O接口 串行输入输出接口：1个UART 复位逻辑RST：高电平复位（＞10ms） 中断控制逻辑：2个外部和3个内部中断 内部中断：1个串行口中断、2个计数器中断 外部中断：2个外部中断INT0、INT1 内部组成 ——内部最多4KB ROM或EPROM ——内部128B RAM以及特殊寄存器SFR块 ——内部时钟振荡器及时序控制逻辑 * . 四、主要性能 ◆CPU：8位； ◆存储器：片内128B RAM、4KB ROM，片外可扩展64KB RAM、64KB ROM； ◆4个8位I/O口，共32条I/O口线； ◆2个16位定时／计数器； ◆1个全双工通用异步串行通信端口； ◆2个外部、3个内部共5个中断源，2个中断优先级； ◆内部RAM以及特殊寄存器SFR可以位寻址，即拥有布尔 操作区； ◆乘除指令、布尔操作指令。 小结 * . §2. MCS-51存储器配置 一、地址空间