集成电路制造工艺-高k栅介质技术.pptxVIP

高k栅介质技术 高k栅介质技术 早期，集成电路内Si-MOS器件的栅介质是二氧化硅，根据摩尔定理，集成电路器件特征尺寸的缩小应遵循等比例缩小规则，要求栅介质的厚度同步降低。当SiO2的厚度小于3 nm时，将出现明显的量子遂穿效应，厚度每减小0.2 nm，遂穿电流就增大10 倍；当厚度小于2 nm时，它不再是理想的绝缘体，需要选用高k（即高介电常数）材料取代二氧化硅，作为栅介质。 第一模块 栅极漏电产生的机制 1 2 栅极漏电产生的机制 对栅介质过薄的MOS器件施加栅电压时，由于量子遂穿效应，在栅电极与衬底间产生的电流，称为栅极漏电。 无栅极漏电 有栅极漏电 栅极漏电会引起集成电路的功耗急剧增加，增加的功耗会导致芯片发热，进而影响到集成电路的可靠性，甚至使电路无法工作。 1 2 栅极漏电产生的机制 能增强栅对沟道载流子的控制能力 器件尺寸减小，由于短沟道效应，源漏端对沟道区载流子的影响增强，栅极电压对沟道区载流子的控制能力减弱，这不利于器件的运行。栅介质减薄，栅电容增大，在相同栅极电压下，感应电场增大，电场对沟道区载流子的栅控能力增强，这有利于器件工作。因此，器件栅介质的减薄是不可避免的。 能调节阈值电压 1 2 栅极漏电产生的机制 1 2 栅极漏电产生的机制 使用不同的高k栅介质时，相同的电容值对应的栅介质物理厚度各不相同，业内为了统一，把与SiO2栅介质对应的厚度称为等效氧化物厚度。 第二模块 几种高k栅介质材料 1 2 几种高k栅介质材料 Si3N4栅介质材料 Si3N4与Si晶格匹配性好，且Si3N4/Si界面热稳定性好，N的引入能有效阻挡pMOS栅极中的硼杂质向衬底扩散。但Si3N4会引起载流子迁移率下降，且相对介电常数较低（7左右），无法满足先进CMOS工艺对栅介质的要求。 Al2O3栅介质材料 Al2O3的禁带宽度8.9 eV，热力学稳定性非常好，结晶温度高，与Si衬底有良好的界面，其相对介电常数为9，无法满足先进CMOS工艺对栅介质的要求。 1 2 几种高k栅介质材料 Ta2O3栅介质材料 Ta2O3的禁带宽度很小，与Si导带的偏移量只有0.38 eV，载流子容易越过势磊形成栅极漏电。它的相对介电常数在25左右，但其结晶温度只有700 ℃，在Si表面的稳定性极差，容易生成SiO2/硅酸盐，导致界面处出现大量的缺陷，严重影响载流子迁移率，单独的Ta2O3层不适合作为栅介质材料。 TiO2栅介质材料 TiO2的相对介电常数高达80，但其禁带宽度仅为3.5 eV，其结晶温度低（400 ℃），它与Si衬底界面存在反应，与Si工艺不兼容。 1 2 几种高k栅介质材料 HfO2栅介质材料 HfO2的相对介电常数约为25，其禁带宽度为5.9 eV，与Si的导带偏移量1.5 eV。它的结晶温度为 600 ℃，但可以在其中添加Si或N，把结晶温度提高至 1000 ℃，掺Si或N后，形成的HfSiO和HfSiON的相对介电常数会降低，如：HfSiO的相对介电常数在7-15之间，HfSiON的相对介电常数随N的含量而变化，最大可达16。 N和Si对HfO2特性的影响： HfO2掺杂N可提高结晶温度，减小栅极漏电，抑制硼穿通效应；HfO2掺杂Si可改善界面态，提高载流子的迁移率。 1 2 几种高k栅介质材料 许多高k材料与Si衬底的接触特性不好，可在高 k 栅介质和Si衬底间加入一层极薄的SiON薄膜，形成“高k/SiON” 叠层栅介质结构，利用SiON过渡层得到表现优秀的SiON与Si接触面，从而改善栅介质与衬底间的界面特性。 1 2 3 集成电路发展趋势 我国除了缺乏高端人才尤其是领军人才缺乏外，复合型人才、国际型创新人才和应用型人才也较为紧缺。 技术技能型人才职业发展： 1. 产线工程师 2. 测试工程师 3. 客户工程师 4. 应用工程师 5. 项目经理 课程小结 课后思考 制备某一技术节点的CMOS器件，要求等效氧化物厚度为0.5 nm，拟采用介电常数为25的高k材料取代SiO2，需要制备多厚的高k材料才能满足技术要求？ THANKS