使用verilog语言设计一个38译码器.docx

. 1 使用 verilog 语言设计一个 3-8 译码器。 源程序设计module YMQ (A,Y); input [2:0] A; output [7:0] Y; reg[7:0] Y; always @ (A) begin case(A) 3b000 : Y=8 3b001 : Y=8 3b010 : Y=8 3b011 : Y=8 3b100 : Y=8 3b101 : Y=8 3b110 : Y=8 3b111 : Y=8 default :Y=8 endcase end Endmodule RTL 结构图： 时序仿真图 1 / 2 l 兮 ........H一1...＇｀阿,_ l 兮 ........H一1... ＇｀阿,_ l il l 抒 - --R －－- 它一一 ..II一 ＂胃尹～ 巨 .,. ,.. ... 二二 x 屾 H I “·· 止 ., l 一 } 1沪 ·l fl, \ . i . 11 , , - i k 入 王 识 鹹 气 g兰t言 i 言 , ， - 广总Ja 贮 心 ＇II I I I如时序图所示：当输入A 为 010 时，3-8 译码器输出 Y 为＇ II I I I 当输入 A 为 000 时，3-8 译码器输出Y 为即 Y[0]为 1，为上升沿。当输入A 为 101 时，3-8 译码器输出Y 为即Y[5]为 1，为上升沿。后面都同理。综上，该 3-8 译码器正确。 2 / 2