数字系统(EDA)样卷.pptVIP

4 课程自测—样卷1;2.IP核在IC领域被理解为完成某种功能的设计，以版图方式提供的IP被称为( )。;5.在MAX+plusII中，所建立的原理图设计文件保存的后缀名是( )。;8.在下面的程序段中，当address的值等于5b0x000时，问casex执行完后，输出out的值等于( )。 casex(address) 5b00??1:out=2b11; 5b01???:out=2b10; 5b10?00:out=2b01; default:out=2b00 endcase;9.下列关于Verilog HDL的标识符及数据定义的说法中，错误的是（ ）。;1.将PLD按结构特点来分类，可分为( )和( )两大类。;6．在MAX+plusII中，Simulator所代表的含义是( ), Create Default Symbol所代表的含义是( )。;1. SoC;1.什么是PLD ? PLD按集成度如何分类？;3.什么是Top_down设计？;五、编程题;module mux2_1 (_______________);（1分） input ________________;（1分） output________________;（1分） assign ___________________ ;（2分） endmodule;module updown_count(d,clk,clear,load,up_down,qd); input [3:0] d; input clk, clear,load,up_down; output [3:0] qd; reg[3:0] qd; always @(posedge clk) begin if(!clear) qd=4’h00; else if(load) qd=d; else if(up_dwon) qd=qd+1; else qd=qd-1; end endmodule;4.写出下图所示电路的Verilog 结构描述程序。（5分）;5.某控制电路的输入(rst,clk)与输出(Count_en,Count_load)的时序关系如下图所示，试写出能够实现该电路功能的Verilog模块程序。(8分);6.下面所列为半加器的Verilog程序代码，对照如下所示的由此半加器构成的全加器电路原理图，用调用半加器模块的方式编写全加器(模块名为：FA)的Verilog模块(假定半加器HA模块与全加器模块FA存放为同一路径下的两个不同文件)。（8分）;1.下面关于Verilog HDL语言的说明中，错误的是（ ）。;2.大规模可编程器件主要有FPGA、CPLD两类，下列对CPLD结构与工作原理的描述中，正确的是( )。;4.在利用Verilog HDL语言建立文本设计文件时，保存的文件的后缀名是( )。;7.基于EDA软件的FPGA / CPLD设计流程为：原理图/HDL文本输入→( )→综合→适配→( )→编程下载→硬件测试。 ①功能仿真 ②时序仿真 ③逻辑综合 ④配置 ⑤引脚锁定;9.下列关于Verilog HDL的标识符及数据定义格式的说法中，正确的是( )。;1. EDA技术经历了( )、( )、EDA三个发展阶段。;6．若A=5b11001,则A2得到的结果是( )，|A得到的结果是( )。;1.ISP;4.映射;1.什么是PLD ? PLD按集成度如何分类？;3.简述Verilog HDL提供的三种不同的描述方式？;五、编程题;line14 4d7:{a,b,c,d,e,f,g}=7b1110000; line15 4d8:{a,b,c,d,e,f,g}=7b1111111; line16 4d9:{a,b,c,d,e,f,g}=7b1111011; line17 default:{a,b,c,d,e,f,g}=7bx; line18 end line19 endmodule;module gate1 (__________);（1分） input __________;（1分） output___________;（1分） assign _________ ;（2分） endmodule;module voter7(pass,vote); output pass; input[6:0] vote; reg[2:0] sum; integer i; reg pass; always @(vote) begin sum=0; for(i=0;i=6;i