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xxxxx大学信息工程学院
实验报告
课程名称：CPLD/FPGA应用开发技术
实验名称：组合逻辑电路的设计
实验种类：考据性□综合性□设计性■
实验室名称：信息学院机房
班级：学号：
姓名：组别：
同组人：成绩：
实验日期：2010年6月29日
预习报成伟绩：指导教师审核（签名）：年代日
预习报告
一、实验目的：
1、掌握用VHDL语言和EPLD进行组合逻辑电路的设计方法。
2、加深对EPLD设计全过程的理解。
3、掌握组合逻辑电路的静态测试方法。
二、实验设备：
1、PC机
2、EDA实验箱（主芯片是ALTERAEPM7128SLC84-15）。
三、实验内容：
1、用VHDL语言输入法设计一个四舍五入鉴识电路，其输入为8421BCD码，要求当
输入大于或等于5时，鉴识电路输出为1；反之为0。
2、用VHDL语言输入法设计四个开关控制一盏灯的逻辑电路，要求合任一开关，灯亮；
断任一开关，灯灭。
3、用VHDL语言输入法设计一个优先权排队电路。排队序次为：
A=1最高优先级
B=1次高优先级
C=1最低优先级
要求输出端最高只能有一端为“1”，即只能是优先级较高的输入端所对应的输出端为“1”。
四、实验步骤：
1、采用文本编写器输入VHDL语言源程序，建立工程。
2、编译。
3、仿真。
4、对芯片进行编程。
5、根据管脚分配情况连线。
（1）四舍五入鉴识电路的四个输入管脚分别与四个拨码开关相连，输出数据与LED灯相连。
（2）开关控制电路的四个输入管脚分别与四个按键开关相连，输出管脚与LED灯相连。
3）优先权排队电路的A、B、C三个信号分别连三个按键开关，三个输出信号分别连三个LED灯相连。
6、控制输入信号（按键或拨码开关），察看电路输出（LED灯的亮与灭）。
五、实验报告要求：
1、给出电路的VHDL描述、仿真结果。
2、说明波形图中输入数据的给定依据。
3、说明物理连线情况以及物理连线与编译时进行管脚分配有何关系？
实验报成伟绩：指导教师审核（签名）：年代日
实验报告
一、实验结果解析：
1．用VHDL语言输入法设计一个四舍五入鉴识电路，其输入为
输入大于或等于5时，鉴识电路输出为1；反之为0。
程序清单：
8421BCD码，要求当
libraryieee;
useieee.std_logic_1164.all;
useieee.std_logic_arith.all;
useieee.std_logic_unsigned.all;
entitypan4_5is
port(d:instd_logic_vector(3downto0);
y:outstd_logic);
endpan4_5;
architecturebehaofpan4_5is
signaldatain:integer;
begin
datain=conv_integer(d);
process
begin
if(datain=5)then
y=1;
else
y=0;
endif;
endprocess;
endbeha;
仿真结果：
结果解析：
由上图解析可知，d3,d2,d1,d0表示又BCD码表示的一位的十进制数。当d3,d2,d1,d0分别设为0110，转变为十进制数为6，（6＞5）。则输出y为1。其他可以此类推得出结论。
2、用VHDL语言输入法设计四个开关控制一盏灯的逻辑电路，要求合任一开关，灯亮；
断任一开关，灯灭
程序清单：
libraryieee;
useieee.std_logic_1164.all;
entityddis
begin
if(clkeventandclk=1)then
if(a=1)or(b=1)or(c=1)or(d=1)the
port(a,b,c,d:instd_logic;
n
clk:instd_logic;
y:outstd_logic);
enddd;
architecturebehaofddis
signalq:std_logic;
begin
q=notq;
endif;
endif;
endprocess;
y=q;
endbeha;
仿真结果：
结果解析：
由上图易得出：在时钟上升沿前有高电平，则输出结果翻转。代表若4个开关中有一个状态变化，则灯的状态也发生改变。
3、用VHDL语言输入法设计一个优先权排队电路。排队序次为：
A=1最高优先级
B=1次高优先级
C=1最低优先级
要求输出端最高只能有一端为“
1”，即只能是优先级较高的输入端所对应的输出端为“1”。
程序代码：
libraryieee;
casedinis
useieee.std_logic_1164.all;
when000=dout=000;
entitypaiduiis
when001=dout=00
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