第二章 PLD硬件特性与编程技术.pptVIP

* * 第2章 PLD硬件特性与编程技术 重点：基于查找表结构和乘积项结构的PLD产品的原理 掌握：当前主流PLD厂商的产品及其编程下载技术 2.1 PLD 概述 图2-1 基本PLD器件的原理结构图 2.1 PLD 概述 2.1 PLD 概述 2.1 PLD 概述 2.1.2 PLD的分类 从编程工艺上划分: 1．熔丝(Fuse)型器件。 2．反熔丝(Anti-fuse)型器件。 3．EPROM型。称为紫外线擦除电可编程逻辑器件。 4．EEPROM型。 5．SRAM型。 6．Flash型。 2.2 低密度PLD可编程原理 2.2 低密度PLD可编程原理 2.2 低密度PLD可编程原理 2.2 低密度PLD可编程原理 2.2 低密度PLD可编程原理 2.2 低密度PLD可编程原理 2.2 低密度PLD可编程原理 2.2 低密度PLD可编程原理 2.2 低密度PLD可编程原理 缺点：PROM是采用固定的与阵列和可编程的或阵列组成的PLD，由于输入变量的增加会引起存储容量的急剧上升，只能用于简单组合电路的编程。 为了克服 PROM缺点，出现了PLA（Programmable Logic Array），PLA是由可编程的与阵列和可编程的或阵列组成的，克服了PROM随着输入变量的增加规模迅速增加的问题。如图： 2.2 低密度PLD可编程原理 2.2 低密度PLD可编程原理 2.2 低密度PLD可编程原理 缺点：由于与阵列和或阵列都可编程，软件算法复杂，编程后器件运行速度慢，只能在小规模逻辑电路上应用 。 二十世纪七十年代末，AMD公司对PLA进行了改进，推出了PAL（Programmable Array Logic ）器件，PAL与PLA相似，也由与阵列和或阵列组成，但在编程接点上与PAL不同，而与PROM相似，或阵列是固定的，只有与阵列可编程。 2.2 低密度PLD可编程原理 2.2 低密度PLD可编程原理 优点：简化了编程算法，运行速度也提高了，适用于中小规模可编程电路 缺点：一种输出I/O结构方式就有一种PAL器件，给生产、使用带来不便，一次可编程 以上可编程器件，都是乘积项可编程结构，都只解决了组合逻辑电路的可编程问题，对于时序电路，需要另外加上锁存器、触发器 2.2 低密度PLD可编程原理 2.2 低密度PLD可编程原理 GAL即通用阵列逻辑器件，首次在PLD上采用了 EEPROM工艺，使得GAL具有电可擦除重复编程的特点，彻底解决了熔丝型可编程器件的一次可编程问题。GAL在“与-或”阵列结构上沿用了PAL的与阵列可编程、或阵列固定的结构，但对PAL的输出I/O结构进行了较大的改进，在GAL的输出部分增加了输出逻辑宏单元OLMC(Output Macro Cell)。 2.3 CPLD的结构与可编程原理 2.3 CPLD的结构与可编程原理 MAX7000结构包含逻辑阵列块（LAB，Logic Array Block)（宏单元、扩展乘积项）、可编程连线阵列（PIA，Programmmable Interconnect Array）和I/O控制块。 一个LAB由16个宏单元构成，多个宏单元通过LAB连接后通过全局接入总线I/O控制块。 2.3 CPLD的结构与可编程原理 2.4 FPGA的结构与工作原理 采用此种结构的PLD芯片也成为FPGA. Altera的ACEX、APEX、Cyclone系列，Xilinx公司的Spartan系列等 2.4 FPGA的结构与工作原理 a、b、c、d 逻辑输出 地址 RAM内容 0000 0 0000 0 0001 0 0001 0 … 0 … 0 1111 1 1111 1 2.4 FPGA的结构与工作原理 2.4 FPGA的结构与工作原理 PLD与FPGA的选择 FPGA：SRAM工艺，掉电后程序丢失，要外挂配置芯片，理论擦写百万次以上，电路门级可达千万 CPLD：EEPROM或Flash工艺，直接烧写，程序掉电不消失，可擦写几百次，门数较少10万门一下 2.4 FPGA的结构与工作原理 PLD与FPGA的选择 应用需要的逻辑规模 应用的速度要求 功耗 可靠性 价格 开发环境和开发人员熟悉程度 2.5 硬件测试技术 2.5.1 内部逻辑测试 在ASIC设计中的扫描寄存器，是可测性设计的一种，原理是把ASIC中关键逻辑部分的普通寄存器用测试扫描寄存器来代替，在测试中可以动态地测试、分析设计其中寄存器所处的状态，甚至对某个寄存器加以激励信号，改变该寄存器的状态。 * * *