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基于HDL十进制计数、显示系统的设计 PAGE PAGE 2 ****大学 实验报告 课程名称： FPGA技术 实验名称： 基于原理图的十进制计数器设计 姓 名： ***** 学 号: ***** 班 级： 电子1202 指导教师： ****** 十进制计数器模块设计输入:CLK 待计数的时钟CLR 异步清零信号， 当 CLR =1， 输出复位为 0， 当 CLR =0， 正常计数ENA使能控制信号， 当 ENA=1， 电路正常累加计数， 否则电路不工作输出：SUM[3:0] 计数值的个位。 即， 在 CLK 上升沿检测到 SUM=9 时， SUM 将被置0， 开始新一轮的计数。COUT 计数值的十位进位， 即： 只有在时钟 CLK 上升沿检测到 SUM=9 时，COUT 将被置 1， 其余情况下 COUT=0;在设计中可以使用 always， if-else-if语句实现， 设计中注意不要在两个以上的 always模块中对同一个变量进行赋值， 否则会产生多重赋值