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通航显示系统PCIE 总线电路仿真与设计 摘 要 近年来，通航产业在我国稳步发展，通航飞机的核心是其中的通航显示系统。通 航显示系统PCIE 总线电路数据传输速率快、信号频率高，传统的低速PCB 设计方 法不能满足高速PCB 的设计需求。本文给出一种新的建立在实时仿真基础上自上而 下的设计方法，对通航显示系统的PCIE 总线链路和电源网络进行仿真，完成通航显 示系统PCIE 总线电路的设计。文章的主要工作如下： 1.根据通航显示系统PCIE 总线电路的技术指标，使用Cadence 仿真工具对PCIE 总线的基本噪声问题进行仿真分析。依据仿真结果，确定电路的传输线模型的参数， 得出对应的布线约束规则，指导完成布局布线的设计。与PCIE 总线电路设计指标相 比，噪声容限增加了约37.5%，串扰噪声降低了约20% ，有效抑制了系统中的基本噪 声。 2.使用通道分析工具，调整传输链路的各项参数，运用预加重与均衡技术，最终 使得信号在接收端处的眼高、眼宽和抖动符合设计的要求。仿真得到的眼图与PCIE 总线电路眼图模板指标相比，眼图高度提高了约 55.2%，眼图宽度提高了约 70.1%， 抖动降低了约46.8% ，有效抑制了码间串扰对信号传输的影响。 3.通航显示系统对PCIE 总线电路的电源模块要求很高，本文采用电源完整性仿 真分析的方法，使用仿真软件对该电源模块进行详细设计。根据电源的需求，分析并 计算出系统的目标阻抗，对系统的去耦电容器进行详细设计，并放置电压调节模块， 通过以上步骤完成电源分配系统(Power Distribution System, PDS) 的设计。最后使用一 种在频域观测PDS 性能的新方法，即通过单节点和多节点仿真分析，来检验设计的 PDS 模型的有效性。与目标阻抗400Ω相比，系统阻抗降低了约55%，等同于该PDS 模型的电源利用率提升了约55% 。 通过以上仿真工作，本文得出了PCB 设计中布局布线的约束规则，且信号质量 得到了有效保障，提高了PCB 设计的成功率，设计周期大大缩短，保证了通航显示 系统的安全性和可靠性。 关键词：信号完整性，电源完整性，PCIE ，高速PCB ，通航显示系统 I 第一章 绪论 1.1 研究背景及意义 本课题来源于产学研合作项目。随着通用航空产业在我国的迅速发展，其配套的 通航显示系统的研发与生产也紧跟着发展起来。通航显示系统作为通航飞机的“大 脑” ，在通航飞机的设计中是核心的环节，它能够实时的给驾驶员提供各种所需的信 息，同时集成了自动驾驶和甚高频(30-300MHz)通信等各个模块。由于通航显示系统 数据传输速率高且电路较其他电子产品要复杂得多，所以设计人员采用 PCIE(Peripheral Component Interconnect Express)总线来实现数据的高速传输。随着信 号频率的提高，PCIE 总线中的传输线已不再是低速情况下的理想传输线，而是开始 [1] 出现阻抗和延迟特性 。 信号在这样的传输线上传输时会出现一些不好的现象：传输线会因为阻抗不连 续性出现反射现象；信号因振荡而出现电平判决错误；信号频率过高导致的信号衰 减；布线长度太大而出现的过冲和下冲问题；相邻传输线相互耦合产生的串扰噪声体 [2] 等 。由于PCIE 总线的数据传输速率非常高，其所面临的信号完整性（Signal Integrity, 简称SI）问题也更为严重。在当今的高速PCB(Printed Circuit Board)的设计中，信号 完整性问题是设计者首要考虑的问题，而随着1GHz 以上的高速串行PCIE 总线的出 现，除了以上的反射和串扰等信号完整性问题，趋肤效应、介质损耗和码间串扰这些 新的信号完整性问题也随之出现。当频率足够高的情况下，介质损耗引起的信号高频 [3] 分量衰减在所有损耗中所占比重最大，远远超过趋肤效应带来的损耗 。 除此之外，由于高速PCB 板的器件密度和布线密度越来越大，电源噪声对PCIE 总线电路的影响已不可忽略。建立一个良好的电源分配系统（Power Distribution