第7章 VHDL基本语句.pptxVIP

EDA技术与VHDL设计 （第3版）;第7章 VHDL基本语句;7.1.1 赋值语句 7.1.2 IF语句 7.1.3 CASE语句 7.1.4 LOOP语句 7.1.5 NEXT与EXIT语句 7.1.6 WAIT语句 7.1.7 子程序调用语句 7.1.8 断言语句 7.1.9 REPORT语句 7.1.10 NULL语句;赋值语句分两种：一种是应用于进程和子程序内部的赋值语句，这时它是一种顺序语句，称为顺序赋值语句；另一种是应用于进程和子程序外部的信号赋值语句，称为并行信号赋值语句。 赋值符号有两种： = --用于为信号赋值 := --用于为变量、常量（CONSTANT）或 --GENERIC参量赋值；也用于赋初始值;7.1.2 IF语句;【例7.1】用非完整性IF语句描述的基本D触发器。 ENTITY d_ff IS PORT(d,clk: IN BIT; q: OUT BIT); END; ARCHITECTURE behav OF d_ff IS BEGIN PROCESS(clk) BEGIN IF clkEVENT AND clk=1 THEN q=d; --省略了语句“ELSE q=q;”,非完整IF语句 END IF; END PROCES