第11章 Test Bench仿真与时序分析.pptxVIP

EDA技术与VHDL设计（第3版）第11章 Test Bench仿真与时序分析11.1 VHDL仿真11.2 VHDL测试平台11.3 ModelSim SE仿真实例11.4 时序约束与时序分析11.1 VHDL仿真 仿真（Simulation）或称为模拟，是对电路的功能进行验证，可以对整个系统或各模块进行仿真，验证电路功能是否正确，各部分的时序是否符合要求。发现问题，可以随时修改，从而避免设计错误。高级的仿真软件还能对设计的性能进行评估。越大规模的设计越需要进行仿真，否则设计的正确性无从得到验证，可以说仿真是VHDL数字设计不可或缺的重要步骤。11.2 VHDL测试平台 测试平台（Test Bench或Test Fixture）是为检验或仿真一个设计文件而搭建的一个平台，测试平台通过施加激励信号到被测设计模型，观察其输出响应，从而判断被测设计模型的逻辑功能和时序关系是否正确，确保其中没有功能和时序缺陷。如图所示为测试平台示意图。图中测试模块向被测设计模型施加激励信号，被测设计模型在激励信号的驱动下产生输出，测试模块将被测设计模型产生的输出信息按照规定的格式以文本或图形的方式显示出来，供设计者验证。【例11.1】 产生复位信号。ENTITY reset_signal ISEND ENTITY;ARCHITECTURE arch OF reset_signal I