第8章 VHDL设计进阶.pptxVIP

EDA技术与VHDL设计 （第3版）;第8章 VHDL设计进阶;8.1 行 为 描 述;【例8.2】 用FOR LOOP语句描述的7人表决电路。 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY vote7 IS PORT(vt: IN STD_LOGIC_VECTOR(7 DOWNTO 1); pass :OUT STD_LOGIC); END ENTITY vote7; ARCHITECTURE behav OF vote7 IS BEGIN PROCESS(vt) VARIABLE sum: INTEGER RANGE 0 TO 7; --定义赞成票变量 BEGIN sum:=0; FOR i IN 1 TO 7 LOOP --FOR LOOP语句 IF(vt(i)=1) THEN sum:=sum+1; IF(sum=4) THEN pass=1; --超过半数表决通过 ELSE pass=0; END IF; END IF; END LOOP; END PROCESS; END behav;;8.2 数据流描述;【例8.3】 用逻辑运算符和逻辑方程式描述的1位全加器。 LIBRARY IEEE; USE IEEE.S