第4章 原理图与基于IP核的设计.pptxVIP

EDA技术与VHDL设计 （第3版）;第4章 原理图与基于IP核的设计;4.1 Quartus Prime设计流程;4.2 Quartus Prime原理图设计;1 半加器原理图设计输入;1 半加器原理图设计输入;1 半加器原理图设计输入;1 半加器原理图设计输入;1 半加器原理图设计输入;1 半加器原理图设计输入;1 半加器原理图设计输入;1 半加器原理图设计输入;2 1位全加器设计输入;2 1位全加器设计输入;3 1位全加器的编译;3 1位全加器的编译;4 1位全加器的仿真;4 1位全加器的仿真;4 1位全加器的仿真;4 1位全加器的仿真;4 1位全加器的仿真;5 1位全加器的下载;5 1位全加器的下载;4.3 用IP核设计计数器; 用LPM_COUNTER设计模24方向可控计数器;用LPM_COUNTER设计模24方向可控计数器;用LPM_COUNTER设计模24方向可控计数器;Quartus Prime的主界面; 用LPM_ROM模块实现4×4无符号数乘法器; 用LPM_ROM模块实现4×4无符号数乘法器; 用LPM_ROM模块实现4×4无符号数乘法器;4.5 SignalTap II的使用方法;Quartus Prime的主界面;Quartus Prime的主界面;Quartus Prime的主界面;Quartus Pri