第5章 VHDL设计初步.pptxVIP

EDA技术与VHDL设计 （第3版）;第5章 VHDL设计初步;5.1 VHDL的历史;ENTITY vote IS --实体部分 PORT(a,b,c: IN BIT; f: OUT BIT); END ENTITY vote; ARCHITECTURE one OF vote IS --结构体部分 BEGIN f=(a AND b) OR (a AND c) OR (b AND c); -- f=ab+bc+ac END ARCHITECTURE one;;LIBRARY IEEE; --打开IEEE库 USE IEEE.STD_LOGIC_1164.ALL; --允许使用STD_LOGIC_1164程序包中的所有内容 ENTITY vote3 IS PORT(a,b,c: IN STD_LOGIC; f: OUT STD_LOGIC); END ENTITY; ARCHITECTURE one OF vote3 IS BEGIN f=(a AND b) OR (a AND c) OR (b AND c); END ARCHITECTURE one;;LIBRARY