硬件描述语言与数字系统开发(第8章).pptxVIP

硬件描述语言与数字系统开发第一页，共四十七页。 第8章 VHDL应用举例带权表决器设计奇数分频器设计数控分频器设计计数/译码驱动/扫描显示电路串-并转换与并-串转换数字序列的产生与检测正弦信号发生器数字基带编码设计第二页，共四十七页。 library ieee;use ieee.std_logic_1164.all;use ;entity x3 is port( en:in std_logic; d:in std_logic_vector(9 downto 0); q:out std_logic);end x3;architeture behave of x3 isbeginprocess(en,d)variable n: integer range 0 to 20;beginif enevent and en =1 then n:=0;if d(9)=1 then n:=2; for i in 8 downto 0 loop if d(i)=1 then n:=n+1; end if; end loop;else n:=0;end if;if n5 then q=1; else q=0; end if;end if;end process;end behave;带权表决器的VHDL设计第三页，共四十七页。 奇数分频器的VHDL设计LIBRARY ieee;USE ieee.std_logic_1164.all;USE ;ENTITY fp_11 ISPORT(clkin:IN std_logic; clkout:OUT std_logic);END fp_11;ARCHITECTURE behave OF fp_11 ISsignal q1,q2:integer range 0 to 20;signal qq1,qq2:std_logic;beginprocess(clkin)begin if (clkinevent and clkin=1) then if (q1=10) then q1=0; elsif (q1=5) then qq1=0;q1=q1+1; else qq1=1;q1=q1+1; end if; end if; end process;process(clkin)begin if (clkinevent and clkin=0) then if (q2=10) then q2=0; elsif (q2=5) then qq2=0;q2=q1+1; else qq2=1;q2=q1+1; end if; end if; end process;clkout=qq1 nor qq2;END behave;第四页，共四十七页。 奇数分频器仿真波形分频系数=11第五页，共四十七页。 数控分频器的VHDL设计LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY FPQ IS PORT ( CLKIN : IN STD_LOGIC; D : IN STD_LOGIC_VECTOR(7 DOWNTO 0); CLKOUT : OUT STD_LOGIC );END FPQ;ARCHITECTURE one OF FPQ IS SIGNAL FULL : STD_LOGIC;BEGIN P1: PROCESS(CLKIN) VARIABLE CNT8 : STD_LOGIC_VECTOR(7 DOWNTO 0); BEGIN IF CLKINEVENT AND CLKIN = 1 THEN IF CNT8 =THEN 第六页，共四十七页。 CNT8 := D; --当CNT8计数计满时，输入数据D被同步预置给计数器CNT8 FULL = 1; --同时使溢出标志信号FULL输出为高电平 ELSE CNT8 := CNT8 + 1; --否则继续作加1计数