数字集成电路电路、系统与设计复习资料.docxVIP

精品文档 精品文档 精品文档 精品文档 第一章 数字集成电路介绍 例 4.5 与 4.8 表格 和电容 ? L ?2 ? ? ? ? N ?N ?1?  N ?1 第一个晶体管，Bell 实验室，1947 电压范围 集总RC 网络 分布RC 网络 ? ? ? ? rc ? 2rc ? ... ? Nrc ? rcL2 ? RC 第一个集成电路，Jack Kilby，德州仪器，1958 0 ? 50%(t ) 0.69 RC 0.38 RC DN ? N ? 2N 2 2N 摩尔定律：1965 年，Gordon Moore 预言单个芯片  p0 ? 63%(?) RC 0.5 RC p 结论：当N 值很大时，该模型趋于分布式rc 线; 一条导线的延时是它长度L 的二次函数;分布rc 上晶体管的数目每 18 到 24 个月翻一番。(随时间 10% ? 90%(t ) 2.2 RC 0.9 RC 线的延时是按集总RC 模型预测的延时的一半. 呈指数增长) 抽象层次：器件、电路、门、功能模块和系统抽象即在每一个设计层次上，一个复杂模块的内 0 ? 90% 2.3 RC 1.0 RC r例 4.1 金属导线电容 r ? ? RC ＝ rcL2 DN 2 2 部细节可以被抽象化并用一个黑匣子或模型来代 替。这一模型含有用来在下一层次上处理这一模块所需要的所有信息。 考虑一条布置在第一层铝上的10cm 长，1?m 宽的 例 4.8 铝线的RC 延时.考虑长 10cm 宽、1?m 的 铝线，计算总的电容值。 Al1 导线,使用分布RC 模型，c = 110 aF/?m 和 r 平面(平行板)电容： ( 0.1×106?m2 )×30aF/?m2 = 0.075 ?/?m 固定成本（非重复性费用）与销售量无关；设计 = 3pF 边缘电容： t = 0.38′RC = 0.38 ′ (0.075 ?/?m) ′ (110 p 所花费的时间和人工；受设计复杂性、设计技术 2×( 0.1×106?m )×40aF/?m = 8pF 总电容： aF/?m) ′ (105 ?m)2 = 31.4 ns 难度以及设计人员产出率的影响；对于小批量产 11pF 现假设第二条导线布置在第一条旁边，它 Poly：t p = 0.38 ′ (150 ?/?m) ′ (88+2′54 aF/?m) 品，起主导作用。 们之间只相隔最小允许的距离，计算其耦合电 ′ (105 ?m)2 = 112 ?s 可变成本 （重复性费用）与产品的产量成正比； 容。 耦合电容： C = ( 0.1×106?m )×95 Al5： t p = 0.38 ′ (0.0375 ?/?m) ′ (5.2+2′12 直接用于制造产品的费用；包括产品所用部件的 aF/?m2 = 9.5pF inter aF/?m) ′ (105 ?m)2 = 4.2 ns 成本、组装费用以及测试费用。每个集成电路的 成本=每个集成电路的可变成本+固定成本/产量。可变成本=（芯片成本+芯片测试成本+封装成本） /最终测试的成品率。 材料选择：对于长互连线，铝是优先考虑的材料； 例 4.9 RC 与集总C 多晶应当只用于局部互连；避免采用扩散导线； 假设驱动门被模拟成一个电压源，它具有一定大 s先进的工艺也提供硅化的多晶和扩散层 小的电源内阻R 。 s 接触电阻：布线层之间的转接将给导线带来额外 应用Elmore 公式，总传播延时： ? = R C + (R C )/2 = R C + 0.5r c L2 一个门对噪声的灵敏度是由噪声容限NM （低电平 的电阻。 D s w w w s w w w L 噪声容限）和 NM （高电平噪声容限）来度量的。 布线策略：尽可能地使信号线保持在同一层上并 及 t = 0.69 R C p s w + 0.38 R C w w H 为使一个数字电路能工作，噪声容限应当大于零， 避免过多的接触或通孔；使接触孔较大可以降低 其中，R w = r L，C w w = c L w 并且越大越好。NM = V - V NM = V - V 接触电阻(电流集聚在实际中将限制接触孔的最 假设一个电源内阻为 1k?的驱动器驱动一条1?m H OH IH L IL OL 宽的Al1 导线，此时L 为 2.67cm 再生性保证一个受干扰的信号在通过若干逻辑级后逐渐收敛回到额定电平中的一个。 一个门的VTC 应当具有一个增益绝对值大于1 的过渡区(即不确定区)，该过渡区以两个有效的区域为界，合法区域的增益应当小于1。 理想数字门 特性：在过渡区有无限大的增益；门的阈值位于逻辑摆幅的中点；高电平和低电平噪 声容