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FPGA 交通灯实验报告
交通灯实验报告
FPGA 交通灯实验报告
一, 实验目的
实现两路信号灯交替亮起,并利用两组数码管分别对 两路信号进行倒计时。
两路信号时间分别为:
V:绿灯(30S)
黄灯(5s)
红灯(35S)
H:红灯(35S)
绿灯(30S)
黄灯(5S)
二, 实验步骤
建立工程
可在欢迎界面点击“Creat a New Project”进入工程建立界面, 亦可关闭欢迎界面, 点击菜单栏的“File”, 点击“New Project Wizard”进入建立工程界面。
右侧为建立工程界面,点击 next。
FPGA 交通灯实验报告
在此界面选定工程路径,取好工程名,点击“Next”。注意 :
路径中不能有中文,工程名也不能有中文。
一直点击“Next”进入器件设置界面,DE2-70 开发工具采用
FPGA 交通灯实验报告
的 Cyclone II 系列的 EP2C70F896C6N。点击“Finish” ,完
成工程建立
1 、 点击“File”,点击“New” 选择“Verilog HDL”
2 , 点击主界面工具栏中的 选择“Verilog HDL”
3、写入 verilog 代码。
FPGA 交通灯实验报告
代码如下:
module
traffic(Clk_50M,Rst,LedR_H,LedG_H,LedY_H,LedR_V,LedG_V,LedY_V,Seg7_VH,Seg7_VL,Seg7_HH,Seg7_HL,led15);
parameter S1=2b00;
parameter S2=2b01;
parameter S3=2b10;
parameter S4=2b11;
input
input Clk_50M,Rst;
output LedR_H,LedG_H,LedY_H,LedR_V,LedG_V,LedY_V;
output[6:0] Seg7_VH,Seg7_VL,Seg7_HH,Seg7_HL;
output led15;
//-------------div for 1Hz-------start----
reg Clk_1Hz;
reg [31:0] Cnt_1Hz;
always@(posedge Clk_50M or negedge Rst)
begin
if(!Rst)
begin
Cnt_1Hz=1;
Clk_1Hz=1;
end
else
begin
if(Cnt_1Hz
begin
Cnt_1Hz=1;
Clk_1Hz=~Clk_1Hz;
end
else
Cnt_1Hz=Cnt_1Hz + 1;
end
end
//-----------div for 1Hz------end-----
reg[7:0] Cnt30,CntH,CntV,CntHH,CntVV;
reg[7:0] CntDis,CntDiss;
//-----------30 counter and seg7---start---
reg LedR_H,LedG_H,LedY_H,LedR_V,LedG_V,LedY_V;
always@(posedge Clk_1Hz)
begin
FPGA 交通灯实验报告
case(state)
S1:
begin
if(Cnt30=30)
Cnt30=1;
else
Cnt30=Cnt30 + 1;
end
S2:
begin
if(Cnt30=5)
Cnt30=1;
else
Cnt30=Cnt30 + 1;
end
S3:
begin
if(Cnt30=30)
Cnt30=1;
else
Cnt30=Cnt30 + 1;
end
S4:
begin
if(Cnt30=5)
Cnt30=1;
else
Cnt30=Cnt30 + 1;
end
endcase
end
always@(posedge Clk_1Hz)
begin
case(stateV)
S1:
begin
if(CntV=30)
CntV=1;
else
CntV=CntV + 1;
end
S2:
begin
FPGA 交通灯实验报告
if(CntV=5)
CntV=1;
else
CntV=CntV + 1;
end
S3:
begin
if(CntV=35)
CntV=1;
else
CntV=CntV + 1;
end
endcase
end
always@(posedge Clk_1Hz)
begin
case(stateH)
S1:
begin
if(CntH=35)
CntH=1;
else
CntH=CntH + 1;
end
S2:
begin
if(CntH=30)
CntH=1;
else
CntH=CntH + 1
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