数字系统课程设计设计.docxVIP

数字系统设计 课程设计 设计题目：基于FPGA 的简单计时器 一、 功能说明与实现方法 1、实验项目 设计一个 60 秒倒计时器 2、设计要求（功能说明） 晶振输入信号：48MHZ 时钟信号 开机 60 秒开始倒计时，用两只七段数码管显示，计时结束时显示00，同时产生报警输出，报警信号用指示灯或蜂鸣器显示。 3、实验思路 根据设计指标，将电路设计分成 5 个模块：分频器，计数器，扫描计数， 数据选择器，七段显示译码器 二、 基于VHDL 方法的设计方案 1、系统需求和解决方案计划 在项目开始设计时，首先要确定系统的需求并发展出一个针对这些需求的计划。晶振 本设计所用为 48 MHz 的晶振信号。 分频器 对晶体振荡器产生的时钟信号进行分频，产生时间基准信号。本设计中将48MHz 的信号分频成 1KHz 和 1Hz 的基准频率，1KHz 的用于计数扫描达到视觉残留效果，1Hz 的用于倒计时计数。 计数器 对 1Hz 时间基准脉冲进行计数，完成倒计时功能。 扫描计数器 用于产生数码管位选信号和数据选择器的选通信号。数据选择器 实现选通数码管时发送相应要显示的数据七段译码器 产生数码管的七段驱动信号，将数据选择器输出的数据在数码管显示 三、 系统电路设计 library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_unsigned.ALL; entity jishiqi is --输入输出信号定义 Port ( clk_in : in std_logic; --时钟输入信号（设为 48MHz） alarm :out std_logic:=1; --计时结束报警信号定义 seg:out std_logic_vector (1 downto 0); --数码管位选信号定义 dig : out std_logic_vector (6 downto 0) --数码管段选信号定义 ); end jishiqi; architecture Behavioral of jishiqi is -中间信号定义 signal cnt:integer range 1 to=1; --定义1Hz 分频器的计数信号， 计数范围 1signal cnt_1k:integer range 1 to 48000:=1; --定义 1KHz 分频器的计数信号， 计数范围 1~48000 signal data1 :std_logic_vector(3 downto 0):=0000;--定义个位数的计数信号 signal data2 :std_logic_vector(3 downto 0):=0110;--定义十位数的计数信号signal data :std_logic_vector(3 downto 0); --定义七段译码器的输入信号signal clk_1:std_logic:=0; --定义 1Hz 时钟信号 signal clk_1k:std_logic:=0; --定义 1KHz 时钟信号 signal sel: STD_LOGIC_vector(1 downto 0):=00; --定义计数扫描信号 begin process(clk_in) --分频器 1，产生 1KHz 时钟 begin if rising_edge(clk_in) then if cnt_1k=48000 then --计数到 48000 时cnt_1k=1; --从 1 重新开始计数clk_1k=not clk_1k; --1KHz 时钟跳变 else cnt_1k=cnt_1k+1; end if; end if; end process ; process(clk_in) --分频器 2，产生 1Hz 时钟，用于计数 begin if rising_edge(clk_in) then if cntthen --计数到时cnt=1; --从 1 重新开始计数clk_1=not clk_1; --1Hz 时钟跳变 else cnt=cnt+1; end if; end if; end process ; process(clk_1) --计数器模块begin if rising_edge(clk_1) then --在 1Hz 时钟的上升沿 if data1=0000 then --如果各位上数字减到 0 data1=1001; --从 9 开始重新减data2=data2-1; --十位上数字自减 1 else data1=data1-1; end if; if data1=0000 and data2=0