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数字设计的基本的流程 FIRST STAGE:代码生成 首先要做的是根据系统的功能需求在 Modelsim 里面编写所需要的 verilog 代码程序。RTL 级和门级都 OK。代码的风格最好根据 nlint 的风格要求，不然在后面的代码可否综合检查中有可能出错。 然后在 modelsim 中编写 testbench 对所写的程序进行仿真。Modelsim 自带了 modelsim wave 仿真工具。 以上两步完成之后就可以进入 linux 环境下进行 nlint 检查了。 SECOND STAGE: nLint 检查步骤如下: 修改 makefile 里面的路径名，其实主要是修改你要检查可否综合的代码的绝对路径的名字，告诉 nlint 它在哪里。 Make file 代 码 如 下 ： ################################################################ ## George Yan create this basic script on 2010.10.15 ## ################################################################ Data = 20`date +%y``date +%m``date +%d` nlint_rule = ./rule/my_nLint.rs rtl_1 = /home/user/***.v ##your Verilog file path top_module = xxx nlint_rtl: rm -rf nLintDB nLintLog ./log/$(top_module).nlint.log* #nLint -rs $(nlint_rule) -verilog $(lib_1) $(rtl_1) -top $(top_module) -out ./log/$(top_module).nlint.log.$(Data) nLint -rs $(nlint_rule) -verilog -2001 $(rtl_1) -top $(top_module) -out ./log/$(top_module).nlint.log.$(Data) rm -rf nLintDB nLintLog compile_rtl: rm -rf INCA_libs ncvlog.log ncvlog $(rtl_1) -logfile ./log/$(top_module).ncvlog.log.$(Data) rm -rf INCA_libs ncvlog.log chk_in: echo $(top_module).v update on $(Data). $(top_module).v.$(Data) cat $(rtl_1) $(top_module).v.$(Data) cp $(top_module).v.$(Data) ../DC/rtl/$(top_module).v.$(Data) rm $(top_module).v.$(Data) 修改完了红色的部分之后，直接在 makefile 的文件夹里面运行 terminal，输入make。如图 1 所示 图 1 然后程序就会运行，nlint 会执行上面的nlint_rtl,complie_rtl 和check_in 三个脚本。 nlint 的 report 会出现在 log 文件夹中，可以去查看。如图 2 所示。 图 2 Nlint 显示了 5 了 warnings 但是这些 warnings 对于我的设计是无可避免的，所以可以忽略。具体电路的设计要注意这个 warnings 产生的原因。 THIRD STAGE: DC 综合 DC 的 文件夹中同样也有一个 makefile。但是这次要进行修改的比较多。最好将DC 中所需用的文件都放到同一个文件夹中。如图 3 所示 图 3 库文件准备：Lib 文件里要存的 lib 文件不是 xxx.v 而是 xxx_tt_1p8v_25c.lib 包含时序信息的 lib。图 4 为该 lib 的例子。 图 4 sdc 时序文件修改：按照具体的功能需求对sdc 文件进行修改。如下图 5 所示。 图 5 一般要修改的包括 clk 时钟的周期，输出负载的大小，输入输出延时的大学，时 钟的不稳定性等等。时钟的驱动能力设为无限大。而且一定要注意 DC 的时候不能对时钟进行 touch，这是后面布局布线做的工作否则很容易出错。 script 文件夹里面的路径修改：对 script 里的文件的路径进行修改，使得他与你的库文件，设计文件，设计要求一致。dont_use.tcl 文件中可以对所用元件进