第三次计组实验报告.docVIP

武汉大学计算机学院 本科生实验报告 计算机组成原理实验 专 业 名 称 ：计算机科学与技术 课 程 名 称 ：计算机组成原理 指 导 教 师 ：计组组实验老师 学 生 学 号 ：2021302111220 学 生 姓 名 ：陈超 二○二二年十二月 1R实验内容 1.1 ROM（RAM）模块设计流程： （1）了解Fpga芯片中内存的架构方式、实现原理； （2）掌握Vivado 内存ip核的设计过程； （3）学习和掌握利用verilog 调用、调试ip核的方法。 1.2 RF模块设计： （1）使用verilog语言设计并实现一个RegisterFile。它由32×32位的 寄存器堆（即含有32个寄存器，每个寄存器32位，其中#0寄存器永远为零。 （2）初步了解使用Fpga实现RF设计的全过程，熟识vivado软件基本功能的使用。 2R实验步骤与分析 2.1 ROM模块设计 1、查找ROM IP核： 点击IP Catalog 查找distributed memory 2、配置和初始化ROM IP核： 配置成ROM，设置名称、数据位宽和深度 输入、输出端口配置成直通方式。 3、初始化ROM IP核： 设置coe文件路径 验证coe文件的有效性 4、系统生成ROM IP核对应文件： 确认生成ROM核文件 5、coe文件如图： 2.2