《可编程逻辑器件设计及应用》实验报告.docxVIP

PAGE Harbin Institute of Technology 可编程逻辑器件 设计及应用 实验报告 姓名： 同组人： 学号： 班级： 1105201 指导教师：张新潮 院系： 电子与信息工程学院 PAGE 实验一 异步16分频 实验内容 学习SIE安装过程 建立一个新的工程(cpld 9500系列) 输入电路图 建立测试波形方法仿真激励图形 功能仿真 建立引脚约束文件 NET CLK LOC = P6; NET CLR LOC = P7; NET O1 LOC = P42; NET O2 LOC = P37; NET O3 LOC = P40; NET O4 LOC = P39; 形成下载文件 二 实验结果 三 实验结果讨论分析 实验当中采用了四个分频器，将发送的脉冲信号进行分频，并实现十六分频。从仿真可以看出，实验结果和预期相符地很好。 指导教师签字： 实验二：电路图方法分层设计：全加器 实验内容 建立一个新的工程(cpld 9500系列) 建立一个独立的电路图（All_ADD） 输入电路图 一位全加器 4、建立测试波形方法仿真激励图形 5、功能仿真 见实验结果。 生成电路模块 利用电路模块设计8位全加器，（新电路图或者顶层电路图） 建立测试波形方法仿真激励图形 功能仿真 仿真图见实验结果。 二 实验结果 2.1一位全加器仿真结果 2.2 八位全加器功能仿真结果 三 实验结果讨论分析 按照实验步骤依次建立相关模块，并进行仿真。从波形图中可以看出，对于单个全加器可以实现全加，对于八个全加器能够实现八位全加。 实验结果符合要求。 指导教师签字： 3 实验三： Verilog语言方法设计：8位全加器 实验内容 建立一个新的工程(cpld 9500系列) 建立一个Verilog模块（All_ADD8） 输入全加器 module ALL_Addr8(A, B, CI, SUM, CY); input [7:0] A; input [7:0] B; input CI; output [7:0] SUM; output CY; assign {CY,SUM}=A+B+CI; endmodule 4、建立测试波形方法仿真激励图形 5、功能仿真 见实验结果。 建立Verilog测试模块 自动建立后，添加 // Wait 100 ns for global reset to finish #100; A = 5; B = 4; CI = 1; #100; A = 15; B = 14; CI = 0; #100; A = 15; B = 114; CI = 1; #100; A = 25; B = 124; CI = 0; #100; A = 35; B = 134; CI = 1; #100; A = 45; B = 144; CI = 0; #100; A = 55; B = 154; CI = 1; #100; A = 65; B = 164; CI = 0; #100; A = 75; B = 174; CI = 1; #100; A = 85; B = 184; CI = 0; //******分析结果****** #100; A = 215; B = 194; CI = 1; //******分析结果****** #100; A = 225; B = 30; CI = 0; //******分析结果****** #100; A = 235; B = 20; CI = 1; //******分析结果****** // Add stimulus here 7、功能仿真 仿真结果见实验结果。 8、8位可预置计数器（实验拓展） 9、建立一个Verilog模块（Counter8） （学习原理，说明功能） module Counter8(D, CLK, PR, CLR, Q); input [7:0] D; input CLK; input PR; input CLR; output [7:0] Q; reg [7:0] Q=0; always @(posedge CLK) begin if(PR==1) Q=D; else if(CLR==1) Q=0; else Q=Q+1; end