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清华数字电子技术第1页/共65页第2页/共65页6.1 概述一、时序逻辑电路的特点功能上：任一时刻的输出不仅取决于该时刻的输入，还与电路原来的状态有关。例：串行加法器，两个多位数从低位到高位逐位相加 2. 电路结构上 ①包含存储电路和组合电路 ②存储器状态和输入变量共同决定输出第3页/共65页二、时序电路的一般结构形式与功能描述方法第4页/共65页可以用三个方程组来描述：第5页/共65页三、时序电路的分类1. 同步时序电路与异步时序电路同步：存储电路中所有触发器的时钟使用统一的clk,状态变化发生在同一时刻异步：没有统一的clk,触发器状态的变化有先有后2. Mealy型和Moore型Mealy型：Moore型：第6页/共65页6.2 时序电路的分析方法6.2.1 同步时序电路的分析方法分析：找出给定时序电路的逻辑功能 即找出在输入和CLK作用下，电路的次态和输出。一般步骤：①从给定电路写出存储电路中每个触发器的驱动方程（输入的逻辑式），得到整个电路的驱动方程。②将驱动方程代入触发器的特性方程，得到状态方程。③从给定电路写出输出方程。第7页/共65页例：TTL电路第8页/共65页6.2.2 时序电路的状态转换表、状态转换图、状态机流程图和时序图一、状态转换表0000010001010001001100111000100101010111001100001111000100000100102010030110410005101061101700000111110000第9页/共65页二、状态转换图第10页/共65页三、状态机流程图（State Machine Chart）第11页/共65页四、时序图第12页/共65页例：第13页/共65页（4）列状态转换表：（5）状态转换图00011011001/010/011/000/1111/100/001/010/0第14页/共65页*6.2.3 异步时序逻辑电路的分析方法各触发器的时钟不同时发生例：TTL电路第15页/共65页6.3 若干常用的时序逻辑电路6.3.1 寄存器和移位寄存器一、寄存器①用于寄存一组二值代码，N位寄存器由N个触发器组成，可存放一组N位二值代码。②只要求其中每个触发器可置1，置0。例1：第16页/共65页例：用维-阻触发器结构的74HC175第17页/共65页二、移位寄存器（代码在寄存器中左/右移动）具有存储 + 移位功能第18页/共65页第19页/共65页器件实例：74LS 194A，左/右移，并行输入，保持，异步置零等功能第20页/共65页 R’DS1S0工作状态0XX置零100保持101右移110左移111并行输入第21页/共65页扩展应用（4位8位）第22页/共65页6.3.2 计数器用于计数、分频、定时、产生节拍脉冲等分类：按时钟分，同步、异步 按计数过程中数字增减分，加、减和可逆 按计数器中的数字编码分，二进制、二-十进制和 循环码… 按计数容量分，十进制，六十进制…第23页/共65页一、同步计数器同步二进制计数器①同步二进制加法计数器原理：根据二进制加法运算规则可知：在多位二进制数末位加1，若第i位以下皆为1时，则第i位应翻转。由此得出规律，若用T触发器构成计数器，则第i位触发器输入端Ti的逻辑式应为：第24页/共65页第25页/共65页器件实例：74161工作状态X0XXX置 0（异步）10XX预置数（同步）X1101保持（包括C）X11X0保持（C=0）1111计数第26页/共65页②同步二进制减法计数器原理：根据二进制减法运算规则可知：在多位二进制数末位减1，若第i位以下皆为0时，则第i位应翻转。由此得出规律，若用T触发器构成计数器，则第i位触发器输入端Ti的逻辑式应为：第27页/共65页③同步加减计数器加/减计数器计数结果加/减两种解决方案加/减计数器计数结果第28页/共65页a.单时钟方式加/减脉冲用同一输入端，由加/减控制线的高低电平决定加/减器件实例：74LS191（用T触发器）工作状态X11X保持XX0X预置数(异步)010加计数011减计数第29页/共65页b.双时钟方式器件实例：74LS193（采用T’触发器，即T=1）第30页/共65页2. 同步十进制计数器①加法计数器 基本原理：在四位二进制计数器基础上修改，当计到1001时，则下一个CLK电路状态回到0000。第31页/共65页能自启动第32页/共65页器件实例：74 160工作状态X0XXX置 0（异步）10XX预置数（同步）X1101保持（包括C）X11X0保持（C=0）1111计数第33页/共65页②减法计数器基本原理：对二进制减法计数器进行修改，在0000时减“1”后跳变为1001，然后按二进制减法计数就行了。第34页/共65页能自启动第3