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数字电子时序逻辑电路;6.1 时序逻辑电路的分析与设计方法;6.1.1 时序逻辑电路概述;2、时序电路逻辑功能的表示方法;3、时序电路的分类;电路图;例;2;3;4;5;例;2;3;4;例;2;3;4;设计要求;例;4;状态方程;比较，得驱动方程：;检查电路能否自启动; 设计一个串行数据检测电路，当连续输入3个或3个以上1时，电路的输出为1，其它情况下输出为0。例如： 输入X 输入Y 000000001000110;原始状态图中，凡是在输入相同时，输出相同、要转换到的次态也相同的状态，称为等价状态。状态化简就是将多个等价状态合并成一个状态，把多余的状态都去掉，从而得到最简的状态图。;4;;例;次态卡诺图;;电路图; 本节小结;6.2 计数器;在数字电路中，能够记忆输入脉冲个数的电路称为计数器。;6.2.1 二进制计数器;时序图;电路图;3位二进制同步减法计数器;时序图;电路图;3位二进制同步可逆计数器;电路图;4位集成二进制同步加法计数器74LS161/163;双4位集成二进制同步加法计数器CC4520;4位集成二进制同步可逆计数器74LS191;4位集成二进制同步可逆计数器74LS193;2、二进制异步计数器;时钟方程：;3个JK触发器都是在需要翻转时就有下降沿，不需要翻转时没有下降沿，所以3个触发器都应接成T＇型。;3位二进制异步减法计数器;时钟方程：;3个JK触发器都是在需要翻转时就有下降沿，不需要翻转时没有下降沿，所以3个触发器都应接成T＇型。;二进制异步计数器级间连接规律;4位集成二进制异步加法计数器74LS197;选用4个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2 、FF3表示。;;电路图;十进制同步减法计数器;;比较，得驱动方程：;十进制同步可逆计数器;选用4个CP上升沿触发的D触发器，分别用FF0、FF1、FF2 、FF3表示。;时序图;状态方程;;十进制异步减法计数器;时序图;状态方程;;集成十进制异步计数器74LS90;6.2.3 N进制计数器;用74LS163来构成一个十二进制计数器。;用74LS197来构成一个十二进制计数器。;用74LS161来构成一个十二进制计数器。;3、提高归零可靠性的方法;;4、计数器容量的扩展;60进制计数器;同步计数器有进位或借位输出端，可以选择合适的进位或借位输出信号来驱动下一级计数器计数。同步计数器级联的方式有两种，一种级间采用串行进位方式，即异步方式，这种方式是将低位计数器的进位输出直接作为高位计数器的时钟脉冲，异步方式的速度较慢。另一种级间采用并行进位方式，即同步方式，这种方式一般是把各计数器的CP端连在一起接统一的时钟脉冲，而低位计数器的进位输出送高位计数器的计数控制端。;12位二进制计数器（快速计数方式）; 本节小结;6.3 寄存器; 在数字电路中，用来存放二进制数据或代码的电路称为寄存器。;6.3.１ 基本寄存器;2、双拍工作方式基本寄存器;6.3.2 移位寄存器;;;; 单向移位寄存器具有以下主要特点： （1）单向移位寄存器中的数码，在CP脉冲操作下，可以依次右移或左移。 （2）n位单向移位寄存器可以寄存n位二进制代码。n个CP脉冲即可完成串行输入工作，此后可从Q0～Qn-1端获得并行的n位二进制数码，再用n个CP脉冲又可实现串行输出操作。 （3）若串行输入端状态为0，则n个CP脉冲后，寄存器便被清零。;2、双向移位寄存器;3、集成双向移位寄存器74LS194;6.3.3 寄存器的应用;能自启动的4位环形计数器;由74LS194构成的能自启动的4位环形计数器;2、扭环形计数器;能自启动的4位扭环形计数器;本节小结;6.4 顺序脉冲发生器;6.4.1 计数器型顺序脉冲发生器;时序图;用集成计数器74LS163和集成3线-8线译码器74LS138构成的8输出顺序脉冲发生器。;6.4.2 移位型顺序脉冲发生器;时序图;　 在数控装置和数字计算机中，往往需要机器按照人们事先规定的顺序进行运算或操作，这就要求机器的控制部分不仅能正确地发出各种控制信号，而且要求这些控制信号在时间上有一定的先后顺序。通常采取的方法是，用一个顺序脉冲发生器来产生时间上有先后顺序的脉冲，以控制系统各部分协调地工作。 　 顺序脉冲发生器分计数型和移位型两类。计数型顺序脉冲发生器状态利用率高，但由于每次CP信号到来时，可能有两个或两个以上的触发器翻转，因此会产生竞争冒险，需要采取措施消除。移位型顺序脉冲发生器没有竞争冒险问题，但状态利用率低。数字电子时序逻辑电路;6.1 时序逻辑电路的分析与设计方法;6.1.1 时序逻辑电路概述;2、时序电路逻辑功能的表示方法;3、时